QuartusII 9.0安装教程详解及例程测试

1.首先下载软件以及文件

链接：https://pan.baidu.com/s/1qGtGchiD0gXn_3b2ZRRGiA
提取码：ofss

下载完如下图所示：

解压QuertusII 9.0的压缩包。

2.安装软件

2.1.点击setup.exe

2.2.接受条款

2.3.填写信息

2.4.选择安装路径

2.5.下一步：

备注：这个可以随便选

2.6.下一步

2.7.下一步：

2.8.安装中，等待几分钟：

2.9.安装完成后桌面一个图标，点击图标进入软件：

2.10.进入软件，弹窗，选择OK

2.11.又一个弹窗，OK

2.12.可以看到这个软件的使用年限已经过期了：

3.打开软件

3.1.打开tool–>License Setup查看网卡地址

3.2.打开下载好的文件，使用记事本打开license.DAT文件进行编辑：

替换后如下：

3.3.把修改后的license.DAT文件复制到软件安装目录下：

3.4.修改license的路径，改成我们刚刚放置License的路径：

3.5.将文件bin32文件夹中的sys_cpt.dll复制到安装目录的quartus的bin目录下：

找到软件安装目录，然后找到quartus/bin，粘贴：

注意：先暂时关闭软件，不然没办法替换的。

至此，就完成啦。

4.例程测试

4.1.使用向导新建一个工程，File->New Project Wizard

4.2.下一步

4.3.选择保存路径：

4.4.添加设计文件到您的工程目录下面，如果没有设计文件，则点击“NEXT”

4.5.选择器件的具体型号：

4.6.选择设计综合工具，选择仿真工具，选择时序分析工具，默认，就点击“NEXT”

4.7.点击“FINISH”，工程文件建立成功

4.8.新建设计文件，点击“FILE”—–“NEW”

4.9.选择“VHDL File”:

4.10.编写一个简单的半加器实验：

具体代码如下：

library ieee;
use ieee.std_logic_1164.all;
entity h_adder is
	port(
		A : in std_logic;
		B : in std_logic;
		SO: out std_logic;
		CO: out std_logic);
end entity h_adder;
architecture fh1 of h_adder is
	begin
	
		SO <= A xor B;
		CO <= A and B;
end architecture fh1;

把这段代码粘贴到新建的file中：

4.11.点击保存后，必须注意一点，您所设计的模块名，必须和您保存的文件名字完全相同

4.12.点击开始编译

4.13.编译成功，弹出对话框，确定：

提示：

如果遇到错误：Error: Top-level design entity “Verilog1” is undefined

那是因为你的顶层文件名和实体名对不上，修改菜单Assignments -> Settings…
打开后点击第一个General选项里，在Top-level entity标签指示下的编辑框里输入你的VHDL文本里的实体名字就OK了。

例如：这里应该是：h_adder