计算机组成原理知识点总结（第2篇第3、4章）[通俗易懂]

大家好，又见面了，我是你们的朋友全栈君。

基于计算机组成原理（第2版）唐朔飞编著

第2篇计算机系统的硬件结构

第3章系统总线

计算机系统的五大部件之间的互连方式有两种：分散连接、总线连接
总线是连接多个部件（模块）的信息传输线，是各部件共享的传输介质。在某一时刻只允许有一个部件向总线发送信息，但多个部件可以同时从总线上接收相同的信息。
总线的定义：为多个功能组件服务的一组公用信息线。
按功能分类：地址总线、数据总线、控制总线。
按连接部件不同分类：片内总线、系统总线、通信总线。
按系统总线传输信息的不同，分为三类：数据总线、地址总线、控制总线。
总线特性：机械特性、电气特性、功能特性、时间特性。
总线复用：一条信号线上分时传送两种信号。地址线和数据线复用。
总线带宽是指单位时间内总线上可传输的数据位数，通常用每秒传送信息的字节数来衡量，单位可用MBps（兆字节每秒）表示。
通道是一个具有特殊功能的处理器，对I/O设备具有统一管理的功能。
总线线判优控制：确定哪个主设备能使用总线。
分为集中式和分布式两种。
集中式：链式查询、计数器定时查询、独立请求方式。
链式查询方式特点：很容易扩充设备，对电路故障很敏感
计数器定时查询方式：当某个请求占用总线的设备地址与计数值一致时，便获得总线使用权，此时终止计数查询。
特点：计数可以从“0”开始，此时一旦设备的优先次序被固定，设备的优先级就按0，1，…，n的顺序降序排列；计数也可以从上一次计数的终止点开始，即循环，此时设备使用总线的优先级相等；计数器的初始值还可由程序设置，故优先次序可以改变。控制较复杂。
独立请求方式特点：响应速度快，优先次序控制灵活，但控制线数量多，总线控制更复杂。
总线通信控制：同步通信、异步通信、半同步通信和分离式通信。

例题

在这里插入图片描述

第4章存储器

1.存储器分类

按存储介质分类：半导体存储器、磁表面存储器、磁芯存储器、光盘存储器。
半导体存储器：
优点：体积小、功耗低、存取时间短
缺点：易失
按存取方式分类：随机存储器（RAM）、只读存储器（ROM）、串行访问存储器。
按在计算机中的作用分类：主存储器、辅助存储器、缓冲存储器。

2.存储器的层次结构

存储器有3个主要性能指标：速度、容量、每位价格（位价）

图中由上至下，位价越来越低，速度越来越慢，容量越来越大。
磁盘、磁带属于辅助存储器。
缓存-主存层次主要解决CPU和主存速度不区配的问题
主存-辅存主要解决存储系统的容量问题
主存-辅存这一层次的不断发展中，逐渐形成了虚拟存储系统。

3.主存储器

在这里插入图片描述

CPU与主存间的连线：地址总线、数据总线、读写控制线
为满足字符处理的需要，常用8位二进制数表示一个字节，因此存储字长都取8的倍数。
主存的技术指标：存储容量、存储速度、存储器带宽
主存的主要技术指标是存储容量和存储速度。
存储容量：存储容量是指主存能存放二进制代码的总位数
存储速度：存储速度由存取时间和存取周期来表示
存取时间：又称为存储器的访问时间，是指启动一次存储器操作（读或写）到完成该操作所需的全部时间。存取时间分读出时间和写入时间两种。
存取周期：指存储器进行连续两次独立的存储器操作所需的最小时间间隔，通常存取周期大于存取时间。
地址线是单项输入的，其位数与芯片容量有关
数据线是双向的，其位数与芯片可读出或写入的数据位数有关。

静态RAM（SRAM）

属易失性半导体存储器

图中， $A_9$ ~ $A_0$ 为地址输入端； $I/O_1$ ~ $I/O_4$ 为数据输入/输出端； $\overline{CS}$ 为片选信号（低电平有效）； $\overline{WE}$ 为写允许信号（低电平写，高电平读）。

动态RAM（DRAM）

读出与原存信息相反（因此加了一个非门）。写入与输入信息相同。
三种刷新方式：集中刷新、分散刷新、异步刷新
集中刷新：在规定的一个刷新周期内，对全部存储单元集中一段时间逐渐进行刷新，此刻必须停止读/写操作。

在64μs时间内不能进行读/写操作，故称“死时间”，又称访存“死区”，所占比率为128/4000×100％=3.2％，称为死时间率。
分散刷新：
异步刷新：
分散刷新与集中刷新相结合。既可缩短“死时间”，又充分利用最大刷新间隔为2ms的特点。

动态RAM和静态RAM的比较

	DRAM	SRAM
存储原理	电容	触发器
集成度	高	低
芯片引脚	少	多
功耗	小	大
价格	低	高
速度	慢	快
刷新	有	无

存储器与CPU的连接

1.位扩展

增加存储字长

2.字扩展
增加存储器字的数量

3.字、位扩展

存储器的校验

为了能及时发现错误并及时纠正错误，通常可将原数据配成汉明编码（采用奇偶校验、分组校验）
任何一种编码是否具有检测能力和纠错能力，都与编码的最小距离有关
$L - 1 = D + C$ 且 D≥C
编码最小距离L越大，检测错误的位数D越大，纠正错误的位数C越大。且纠错能力恒小于等于检错能力。
设欲检测的二进制代码为n位，需增添k位检测位，新增添的检测位数k应满足：
$2^k≥n+k+1$
汉明码的分组是一种非划分方式
检测位的取值与该位所在的检测“小组”承担的奇偶校验任务有关
如果按配偶原则来配置汉明码，则 $C_1$ 应使1、3、5、7位中的“1”的个数为偶数； $C_2$ 应使2、3、6、7位中“1”的个数为偶数； $C_4$ 应使4、5、6、7位中的“1”的个数为偶数。
按奇配置与按偶配置所求得的 $C_i$ 值正好相反
检测位不参与运算

提高访存速度的措施

寻找高速元件，采用层次结构，调整主存的结构
交叉编址的存储器实质能并行执行多个独立的读写操作
多体并行系统可以低位交叉编址、高位交叉编址
SDRAM（同步DRAM）
SDRAM与常用的异步DRAM不同，它与处理器的数据交换同步于系统的时钟信号，并且以处理器-存储器总线的最高速度运行，而不需要插入等待状态。

4.高速缓冲存储器

由高速缓冲存储器Cache来解决主存与CPU速度的不区配问题
缓存的块数C远小于主存的块数M
Cache的容量与块长是影响Cache效率的重要因素
$N_c$ 为访问Cache的总命中次数， $N_m$ 为访问主存的总次数，命中率h为:
$h=\frac{N_c}{N_c+N_m}$
$t_c$ 为命中时的Cache访问时间， $t_m$ 为未命中时的主存访问时间，1-h表示未命中率，Cache-主存系统的平均访问时间 $t_a$ 为:
$t_a=ht_c+(1-h)t_m$
用e表示访问效率（e与命中率有关）:
$e=\frac{t_c}{t_a}×100％=\frac{t_c}{ht_c+(1-h)t_m}×100％$
例题：
程序运行的局部性原理：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大 (大约 5:1)。存储系统中Cache—主存层次采用了程序访问的局部性原理。
Cache的读写操作
①写直达法：写操作时数据既写入Cache又写入主存，能随时保证主存和Cache的数据始终一致。增加了访存次数
②写回法：写操作时只把数据写入Cache而不写入主存，但当Cache数据被替换出去时才写回主存。
地址映射方式：直接映射、全相联映射、组相联映射
直接映射：
优点：实现简单
缺点：不够灵活
全相联映射：
允许主存中每一字块映射到Cache中的任何一块位置上
优点：灵活，命中率更高，缩小了块冲突率
缺点：所需逻辑电路甚多，成本较高
组相联映射：
直接映射和全相联映射的一种折中，组内全相联映射、组间直接映射。