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Jetbrains全系列IDE稳定放心使用
今天早上做了《计算机组成原理》课的第一次实验。
在这介绍一下QuartusⅡ如何使用，希望能帮到有需要的人。
1、新建工程项目。
2、填写项目存储路径和工程名，不要出现中文路径。
3、添加已存在文件（可选），在【File name】下选择已经存在的工程项目，利用【Add】或【Add all】命令添加文件到新工程，点击【Next】
4、选择设备系列，并在【devices】下选择具体设备型号，点击【Next】
5、设置仿真器和描述语言，【Simulation】下选择仿真工具Modelsim，描述语言为Verilog HDL，点击【Next】
6、新建一个Verilog HDL File文件。
7、模块命名要与工程名一致，保存好后就可以编译了。
8、编译完成后可以点击【RTL Viewer】查看寄存器传输级视图，
也可通过 【Tool】>>【Netlist Viewers】>>【RTL Viewers】查看。
9、结果如下：
10、再新建一个Verilog HDL File文件，写入一个测试脚本。
注意：必须以文件扩展名.vt保存
11、保存，编译，在进行仿真之前我们先要设置一下，【Assignment】>>【Settings】
12、在【EDA Tool Settings】下，点击【Simulation】，选中【Compile test bench】选项，单击【Test Benches】按钮。
13、填写测试脚本名。
14、选择一下仿真工具。
15、在【EDA Tool Options】下，找到仿真工具【ModelSim-Altera】
16、进行仿真，【Tools】>>【Run Simulation Tool】>>【RTL Simulatiom】
17、自动打开ModelSim
18、仿真结果：
如有错误欢迎指正。
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