移位寄存器-Verilog

移位寄存器-Verilog//五位循环右移moduleregister_right( inputclk, input [4:0]data_in, outputreg[4:0]data_out); always@(posedgeclk)begin data_out<=({data_in[0],data_in[4:1]});endendmodule

大家好,又见面了,我是你们的朋友全栈君。

//五位循环右移
module register_right(
	input            clk,
	input 	   [4:0] data_in,
	output reg [4:0] data_out
    );
	 
    always @ (posedge clk)
    begin	
		data_out <= ({ 
   data_in[0],data_in[4:1]});
    end

endmodule
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