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大家好，又见面了，我是你们的朋友全栈君。

• PCB设计技巧问与答

  Q:
  请问就你个人观点而言：针对模拟电路（微波、高频、低频）、数字电路（微波、高频、低频）、模拟和数字混合电路（微波、高频、低频），目前PCB设计哪一种EDA工具有较好的性能价格比（含仿真）？可否分别说明。
  A:
  限于本人应用的了解，无法深入地比较EDA工具的性能价格比，选择软件要按照所应用范畴来讲，我主张的原则是够用就好。
  常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。
  以上观点纯属个人观点！

  Q:
  当一个系统中既存在有RF小信号，又有高速时钟信号时，通常我们采用数/模分开布局，通过物理隔离、滤波等方式减少电磁干扰，但是这样对于小型化、高集成以及减小结构加工成本来说当然不利，而且效果仍然不一定满意，因为不管是数字接地还是模拟接地点，最后都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们非常头痛的问题，想请教专家这方面的措施。
  A:
  既有RF小信号，又有高速时钟信号的情况较为复杂，干扰的原因需要做仔细的分析，并相应的尝试用不同的方法来解决。要按照具体的应用来看，可以尝试一下以下的方法。
  0：存在RF小信号，高速时钟信号时，首先是要将电源的供应分开，不宜采用开关电源，可以选用线性电源。
  1：选择RF小信号，高速时钟信号其中的一种信号，连接采用屏蔽电缆的方式，应该可以。
  2：将数字的接地点与电源的地相连（要求电源的隔离度较好）,模拟接地点接到机壳地上。
  3：尝试采用滤波的方式去除干扰。

  Q:
  线路板设计如果考虑EMC，必定提高不少成本。请问如何尽可能的答道EMC要求，又不致带太大的成本压力？谢谢。
  A:
  在实际应用中仅仅依靠印制板设计是无法从根本上解决问题的，但是我们可以通过印制板来改善它：
  合理的器件布局，主要是感性的器件的放置，尽可能的短的布线连接，同时合理的接地分配，在可能的情况下将板上所有器件的 Chassis ground 用专门的一层连接在一起，设计专门的并与设备的外壳紧密相连的结合点。在选择器件时，应就低不就高，用慢不用快的原则。

  Q:
  我希望PCB方面：
  1.做PCB的自动布线。
  2.（1）+热分析
  3.（1）+时序分析
  4.（1）+阻抗分析
  5.（1）+（2）+（3）
  6.（1）+（3）+（4）
  7.（1）+（2）+（3）+（4）
  我应当如何选择，才能得到最好的性价比。我希望PLD方面： VHDL编程–》仿真–》综合–》下载等步骤，我是分别用独立的工具好？还是用PLD芯片厂家提供的集成环境好？

  A:
  目前的pcb设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择PADS或Cadence性能价格比都不错。
  PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。

  Q:
  pcb设计中需要注意哪些问题？
  A:
  PCB设计时所要注意的问题随着应用产品的不同而不同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。
  1、PCB层叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。
  2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。
  3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。
  4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如测试点)。
  其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。

  Q:
  在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则呢怎样设置规则呢我使用的是CADENCE公司的软件。
  A:
  一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分.
  一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置, PCB迭层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB与外壳的接地点(chassis ground)。

  Q:
  线路板设计如果考虑EMC，必定提高不少成本。请问如何尽可能的答道EMC要求，又不致带太大的成本压力？谢谢。
  A:
  PCB 板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。
  1、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。
  2、注意高频器件摆放的位置，不要太靠近对外的连接器。
  3、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。
  4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。
  5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
  6、可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。
  7、电源层比地层内缩20H，H为电源层与地层之间的距离。

  Q:
  在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。
  A:
  在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
  IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量，但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。

  Q:
  通常Protel比较流行，市面上的书也多。请介绍一下Protel,PowerPCB,orCAD等软件的优劣和适用场合。谢谢。
  A:
  我没有太多使用这些软件的经验, 以下仅提供几个比较的方向：
  1、使用者的接口是否容易操作；
  2、推挤线的能力(此项关系到绕线引擎的强弱)；
  3、铺铜箔编辑铜箔的难易；
  4、走线规则设定是否符合设计要求；
  5、机构图接口的种类；
  6、零件库的创建、管理、调用等是否容易；
  7、检验设计错误的能力是否完善；

  Q:
  首先谢谢专家对本人上一个问题的解答。这次想请教关于仿真的问题。关于RF电路的PCB仿真，特别是涉及到EMC方面的仿真，我们正在寻求合适的工具。目前在用的Agilent的ADS工具不少人觉得技术支持不够。
  A:
  提供两个厂商给你参考：
  1、APSim (www.apsimtech.com)
  2、Ansoft (www.ansoft.com)

  Q:
  （1）PROTEL98 中如何干预自动布线的走向？（2）PROTEL98 中PCB板上已经有手工布线，如何设置，在自动布线时才能不改变PCB板上已经布好的线条？
  A:
  抱歉，我没有使用Protel的经验所以无法给你建议。

  Q:
  当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，并分别在一点相连。这样，一块PCB板上的地将被分割成多块，而且如何相互连接也大成问题。但有人采用另外一种办法，即在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上，这样做有何道理，请专家指教。
  A:
  将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉，模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。另外，数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。

  Q： pcb设计中需要注意哪些问题？

  A PCB设计时所要注意的问题随着应用产品的不同而不同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。
  1、PCB层叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。
  2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。
  3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。
  4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如测试点)。
  其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。

  Q： 线路板设计如果考虑EMC，必定提高不少成本。请问如何尽可能的答道EMC要求，又不致带太大的成本压力？谢谢。

  Q PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。
  1、 尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。
  2、注意高频器件摆放的位置，不要太靠近对外的连接器。
  3、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。
  4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。
  5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
  6、可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。
  7、电源层比地层内缩20H，H为电源层与地层之间的距离。

  Q： 关于PCB设计中的阻抗匹配问题

  在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。

  A 在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。

  IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量，但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。

  Q： 如何估算特性阻抗。

  A （1）能否提供一些经验数据、公式和方法来估算布线的阻抗。（2）当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好。（3）差分信号线中间可否加地线。

  1.以下提供两个常被参考的特性阻抗公式：
  a.微带线(microstrip)
  Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能应用。
  b.带状线(stripline)
  Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应用。
  最好还是用仿真软件来计算比较准确。

  2.选择端接(termination)的方法有几项因素要考虑:
  a.信号源(source driver)的架构和强度。
  b.功率消耗(power consumption)的大小。
  c.对时间延迟的影响，这是最重要考虑的一点。
  所以，很难说哪一种端接方式是比较好的。

  3.差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会破坏耦合效应。

  Q： 如何选择PCB板材?如何避免高速数据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路?

  选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率) 时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。

  避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。

  Q： 在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度PCB设计中的技巧?

  A 在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：

  1.控制走线特性阻抗的连续与匹配。
  2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
  3.选择适当的端接方式。
  4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
  5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。
  在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。

  Q： 对于lvds低压差分信号，原则上是布线等长、平行，但实际上较难实现，是否能提供一些经验？贵公司产品是否有试用版？

  A 差分信号布线时要求等长且平行的原因有下列几点：

  1.平行的目的是要确保差分阻抗的完整性。平行间距不同的地方就等于是差分阻抗不连续。
  2. 等长的目的是想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交*点(或相对电压差值)有关，如果不等长，则此交*点不会出现在信号振幅(swing amplitude)的中间，也会造成相邻两个时间间隔(time interval)不对称，增加时序控制的难度。

  3.不等长也会增加共模(common mode)信号的成分，影响信号完整性(signal integrity)。

  Q： 请问，模拟电源处的滤波经常是用LC电路。但是，我发现有时LC比RC滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？

  A LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

  Q:
  请问专家GSM手机PCB设计有什么要求和技巧?
  A:
  手机PCB设计上的挑战在于两个地方：一是板面积小，二是有RF的电路。因为可用的板面积有限，而又有数个不同特性的电路区域，如RF电路、电源电路、 话音模拟电路、一般的数字电路等，它们都各有不同的设计需求。
  1、首先必须将RF与非RF的电路在板子上做适当的区隔。因为RF的电源、地、及阻抗设计规范较严格。
  2、因为板面积小，可能需要用盲埋孔(blind/buried via)以增加走线面积。
  3、注意话音模拟电路的走线，不要被其它数字电路，RF电路等产生串扰现象。 除了拉大走线间距外，也可使用ground guard trace抑制串扰。
  4、适当做地层的分割， 尤其模拟电路的地要特别注意，不要被其它电路的地噪声干扰。
  5、注意各电路区域信号的回流电流路径(return current path)， 避免增加串扰的可能性。

  Q:
  向您请教一下关于DVB-S的噪声门限测试问题，请您就目前国内关于噪声门限的测试做一综述，感谢您的指点。
  A:
  抱歉，我没有DVB-S (Digital Video Broadcasting)相关的设计经验与资料可提供给你。

  Q:
  最近听说一家以色列的公司Valor在国内试推PCB layout的solution,不知该公司产品如何？
  A:
  抱歉，我不适合在这场合评论其它竞争对手的产品。我认为任何EDA软件产品合不合用与要设计的产品的特性有关。例如，所设计的产品其走线密度是否很高，这可能对绕线引擎的推挤线功能有不同的需求。以下仅提供一些考虑的方向：
  1.使用者的接口是否容易操作。
  2.推挤线的能力(此项关系到绕线引擎的强弱)
  3.铺铜箔编辑铜箔的难易
  4.走线规则设定是否符合设计要求
  5.机构图接口的种类。
  6.零件库的创建、管理、调用等是否容易
  7.检验设计错误的能力是否完善
  Q:
  请问，模拟电源处的滤波经常是用LC电路。但是，我发现有时LC比RC滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？
  A:
  LC 与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
  电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。
  电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。
  另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

  Q:
  对于lvds低压差分信号，原则上是布线等长、平行，但实际上较难实现，是否能提供一些经验？贵公司产品是否有试用版？
  A:
  差分信号布线时要求等长且平行的原因有下列几点：
  1.平行的目的是要确保差分阻抗的完整性。平行间距不同的地方就等于是差分阻抗不连续。
  2. 等长的目的是想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关，如果不等长，则此交叉点不会出现在信号振幅(swing amplitude)的中间，也会造成相邻两个时间间隔(time interval)不对称，增加时序控制的难度。
  3.不等长也会增加共模(common mode)信号的成分，影响信号完整性(signal integrity)。

  Q:
  在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz)高密度PCB设计中的技巧?
  A:
  在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
  1.控制走线特性阻抗的连续与匹配。
  2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
  3.选择适当的端接方式。
  4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
  5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。
  在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
  若对蔽公司的Expedition系列产品有兴趣，请电21-64159380，会有专人为您服务。

  Q:
  现在有哪些PCB设计软件,如何用PROTEL99合理的设计符合自己要求的PCB.比如如何满足高频电路的要求,如何考虑电路满足抗干扰的要求? 谢谢!!
  A:
  我没有使用Protel的经验，以下仅就设计原理来讨论。
  高频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配，端接方式的选择，拓朴(topology)方式的选择，走线的长度与间距，时钟(或strobe)信号skew的控制等。
  如果器件已经固定，一般抗干扰的方式是拉大间距或加ground guard traces

  Q:
  请问板子设计好，生产出来，DEBUG应从那几个方面着手。
  A:
  就数字电路而言，首先先依序确定三件事情：
  1.确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。
  2.确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。
  3.确认reset信号是否达到规范要求。
  这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。

  Q:
  请问适当选择PCB与外壳接地的点的原则是什么？另外，一般PCB LAYOUT工程师总是根据DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系统工程师，还是资深PCB工程师？谁应该对板级系统的性能负主要责任。谢谢！
  A:
  与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。
  谁应该负责制定guideline可能每个公司有不同的情况而有不同安排。Guideline的制定必须对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guideline。所以，以我个人的观点，硬件系统工程师似乎较适合这个角色。当然，资深PCB工程师可以提供在实际实现时的经验，使得这guideline可以实现的更好。

  Q:
  您能比较一下CandenceInnovedaMentorZuken公司各自的自动布线及SI仿真工具吗？有没有测试指标呢？
  A:
  通常各公司自动布线引擎的算法多多少少都会有各自较喜欢的绕线模式，如果所测试的板子的绕线模式较符合某种算法，则那一个工具所表现的结果可能会较好，这也是为什么每家公司都有他们各自的数据来宣称他们的自动布线是最好的。所以，最好的测试方式就是用贵公司的设计在各家自动布线工具上来跑。测试的指针有绕线的完成率及所花的时间。
  仿真工具最重要的是仿真引擎的精确度及对线路的模型与算法是否符合贵公司设计的需求。例如，如果所设计的时钟频率为 400MHz，这时仿真工具能否提供正确的AC loss模型就很重要。其它可考虑使用者接口是否方便操作，是否有定制化(customization)的方法，利于batch run。

  Q:
  我想请问一个问题:因觉机器布的不如意,调整起来反而费时。我一般是用的手工布线,现在搞的PCB板多半要用引脚密度较大的贴片封装芯片,而且带总线的 (ABUS,DBUS,CBUS等),因工作频率较高,故引线要尽可能短.自然的就是很密的信号线匀布在小范围面积的板子上。我现感觉到花的时间较多的是调整这些密度大的信号线, 一是调整线间的距离,使之尽可能的均匀。因为在布线的过程中,一般的都时不时的要改线。每改一次都要重新均匀每一根已布好的线的间距。越是布到最后，这种情况越是多。二是调整线的宽度,使之在一定宽度中尽可能的容下新増加的线。一般一条线上有很多弯曲,一个弯就是一段,手工调整只能一段一段地调整,调整起来也费时间。我想如果在布线的过程中,能按我的思路先粗粗地手工拉线,完了以后, 软件能从这两个方面帮我自动地调整。或是即便已布完，如要改线，也是粗粗地改一下，然后让软件调整。甚至，到最后我觉的需要调整元件的封装，也就是说整片布线都需要调整，都让软件来干。那样就要快多了.我用的是Protel98。我知道这软件能做自动均匀调整元件封装的距离而不能自动调整线距和线宽。可能是其中的一些功能我还不会用,或是有其他什么办法,在此请教一下。
  A:
  线宽和线距是影响走线密度其中两个重要的因素。一般在设计工作频率较高的板子时，布线之前需要先决定走线的特性阻抗。在PCB迭层固定的情况下，特性阻抗会决定出符合的线宽。而线距则和串扰(Crosstalk)大小有绝对的关系。最小可以接受的线距决定于串扰对信号时间延迟与信号完整性的影响是否能接受。这最小线距可由仿真软件做预仿真(pre-simulation)得到。也就是说，在布线之前，需要的线宽与最小线距应该已经决定好了，并且不能随意更动，因为会影响特性阻抗和串扰。这也是为什幺大部分的EDA布线软件在做自动布线或调整时不会去动线宽和最小线距。
  如果这线宽和最小线距已经设定好在布线软件，则布线调整的方便与否就看软件绕线引擎的能力强弱而定。如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎，请电21-64159380，会有专人为您服务。

  Q:
  我公司打算采用柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题。请问刚柔板设计是否需要专用设计软件与规范？另外国内何处可以承接该类电路板加工？谢谢。
  A:
  可以用一般设计PCB的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网”FPC”当关键词查询应该可以找到。

  Q:
  能介绍一些国外的目前关于高速PCB设计水平、加工能力、加工水平、加工材质以及相关的技术书籍和资料吗？
  A:
  现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。计算机相关应用也因为芯片的进步，无论是一般的PC或服务器(Server)，板子上的最高工作频率也已经达到400MHz (如Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。
  以下提供几本不错的技术书籍：
  1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；
  2.Stephen H. Hall，“High-Speed Digital System Design”；
  3.Brian Yang，“Digital Signal Integrity”；

  Q:
  我觉得信号线特性阻抗的微带线和带状线模型都是要参考地平面的，现在我想问一下，如果信号线下面的铜皮都被掏空，没有参考的地平面，该如何计算顶层的信号线的特性阻抗？另外，我看一些资料写在消除信号线上噪声方面，电源平面也可以和地平面起相同的作用，是吗？
  A:
  没有参考平面时电场与磁场的互动关系与有参考平面时不同，而这互动关系会影响到特性阻抗的值。现在绝大部分特性阻抗的计算公式都是假设有参考平面的，我还没看到这种无参考平面的特性阻抗公式。但是，可以用TDR (Time Domain Reflectometer)对实际的板子做量测来得到无参考平面的特性阻抗。
  信号线上的噪声产生的原因是别的线上的信号所产生的电场和磁场的能量经由mutual inductance及mutual capacitance而传到被感染的信号线上。电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应(shielding effect)。

  Q:
  我们设计的一款金属壳设备，电源接地良好（LN小于4V）电路接地端和机箱通过安装柱相连。但用户始终抱怨有麻电现象。请问你们交换机这类设备如何处理这个问题？把PCB的地和机箱的外壳隔离开来的做法是否现实可行？
  A:
  抱歉，我没有太多这类的设计经验可以跟你讨论。
  Q:
  why the wien bridge can only be balanced at one frequency? even if the ratio of coupled resistors is varied
  A:
  The operation principle of Wien bridge oscillator is positive feedback mechanism. The transfer function (or gain) of the Wien bridge oscillator (in Laplace transform) is Af(s)=A(s)/[1-A(s)B(s)], which A(s) is open loop gain of amplifier and B(s) is the gain of feedback network. To oscillate spontaneously, the Af(s) must approach to infinity which implies denominator is zero. That is, the product of A(s) and B(s) need to be equal to 1. Due to the frequency dependence of A(s)B(s), there is only one frequency can make the denominator to be zero. That is why the Wien bridge only balance at one frequency. The oscillation frequency is determined by the resistors and capacitors in the positive feedback path, f=1/[2πsqrt(R1C1R2C2)], where R1, C1, R2, C2 are the components in the positive feedback path. The components on negative feedback path are nothing to do with the oscillation frequency. The other intuitive insight to this concept of balancing at one frequency is to treat the network of positive feedback path as a frequency selector. There are a high-pass filter formed by a series capacitor with a grounded resistor and a low-pass filter formed by a series resistor with a grounded capacitor. The total effect is similar to a bandpass filter. There is a website to address this concept: http://www.interq.or.jp/japan/se-inoue/e_ckt18_2.htm#2

  Q:
  众所周知PCB板包括很多层，但其中某些层的含义我还不是很清楚。mechanical，keepoutlayer,topoverlay, bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer 这些层不知道它们的确切含义。希望您指教。
  A:
  在EDA软件的专门术语中，有很多不是有相同定义的。以下就字面上可能的意义来解释。
  Mechnical: 一般多指板型机械加工尺寸标注层
  Keepoutlayer: 定义不能走线、打穿孔(via)或摆零件的区域。这几个限制可以独立分开定义。
  Topoverlay: 无法从字面得知其意义。多提供些讯息来进一步讨论。
  Bottomoverlay: 无法从字面得知其意义。可多提供些讯息来进一步讨论。
  Toppaste: 顶层需要露出铜皮上锡膏的部分。
  Bottompaste: 底层需要露出铜皮上锡膏的部分。
  Topsolder: 应指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder: 应指底层阻焊层。
  Drillguide: 可能是不同孔径大小，对应的符号，个数的一个表。
  Drilldrawing: 指孔位图，各个不同的孔径会有一个对应的符号。
  Multilayer: 应该没有单独这一层，能指多层板，针对单面板和双面板而言。

  Q:
  如何选择PCB板材?如何避免高速数据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路? 谢谢
  A:
  选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率) 时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。
  避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。

  Q:
  在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量？
  A:
  一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。
  至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。

  Q:
  在高速板(如p4的主板)layour，为什么要求高速信号线(如cpu数据，地址信号线）要匹配? 如果不匹配会带来什么隐患？其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算？
  A:
  要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission line effect)所引起的反射(reflection)影响到信号完整性(signal integrity)和延迟时间(flight time)。也就是说如果不匹配，则信号会被反射影响其质量。
  所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock或source synchronous)下算得的timing margin，分配一部份给走线长度的允许误差。 至于， 上述两种模式时序的计算，限于时间与篇幅不方便在此详述， 请到下列网址http://developer.intel.com/design/Pentium4/guides 下载”Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide”。 其中 “Methodology for Determining Topology and Routing Guideline”章节内有详述。

  Q:
  首先感谢您回答我上次的问题。上回您说电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应，那我可以把电源平面上面的信号线使用微带线模型计算特性阻抗吗?电源和地平面之间的信号可以使用带状线模型计算吗？
  A:
  是的， 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。

  Q:
  在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？
  A:
  一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗， 例如在dual stripline的结构时。

  Q:
  test coupon的设计有什么规范可以参照吗？如何根据板子的实际情况设计test coupon？有什么需要注意的问题？谢谢！
  A:
  test coupon是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB板的特性阻抗是否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。 所以， test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。 以下提供两篇文章参考:
  1. http://developer.intel.com/design/chipsets/applnots/pcd_pres399.pdf
  2. http://www.Polarinstruments.com/index.html (点选Application notes)

  Q:
  为了最大限度的保证高速信号质量，我们都习惯于手工布线，但效率太低。使用自动布线器又无法监控关键信号的绕线方式，过孔数目、位置等。手工走完关键信号再自动布线又会降低自动布线的布通率，而且自动布线结果的调整意味着更多的布线工作量，如何平衡以上矛盾，利用优秀的布线器帮助完成高速信号的布线？
  A:
  现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。 各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。
  如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎, 请电21-64159380, 会有专人为您服务。

  Q:
  一些系统中经常有A/D，问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的意见和建议！
  A:
  除了地要分开隔离外, 也要注意模拟电路部分的电源, 如果跟数字电路共享电源, 最好要加滤波线路。 另外, 数字信号和模拟信号不要有交错, 尤其不要跨过分割地的地方(moat)。

  Q:
  在实际布线中，很多理论是相互冲突的；例如： 1。处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确？ 2。理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？多谢！
  A:
  1. 基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。
  2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。
  3. 确实高速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。 最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。

  Q:
  在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。我的信号1GHz以上，阻抗为50欧姆。在用软件计算时，差分线对也是以50欧姆来计算吗？还是以 100欧姆来算？接收端差分线对之间可否加一匹配电阻？谢谢！
  A:
  会使高频信号能量衰减的原因一是导体本身的电阻特性 (conductor loss), 包括集肤效应(skin effect), 另一是介电物质的dielectric loss。这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理(voltage divider)这会使信号源送到线上的电压小一点。 至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。
  对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。
  差分阻抗的计算是 2(Z11 – Z12), 其中, Z11是走线本身的特性阻抗, Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。 所以, 要设计差分阻抗为100欧姆时, 走线本身的特性阻抗一定要稍大于50欧姆。 至于要大多少, 可用仿真软件算出来。
  接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。 这样信号品质会好些。

  Q： 一个系统往往分成若干个PCB，有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许许多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？

  A 各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。

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• PCB线路板抄板方法及步骤

  2006-11-20 10:17:00

  第一步，拿到一块PCB，首先在纸上记录好所有元气件的型号，参数，以及位置，尤其是二极管，三机管的方向，IC缺口的方向。最好用数码相机拍两张元气件位置的照片。     

  第二步，拆掉所有器件，并且将PAD孔里的锡去掉。用酒精将PCB清洗干净，然后放入扫描仪内，扫描仪扫描的时候需要稍调高一些扫描的像素，以便得到较清晰的图像，启动POHTOSHOP，用彩色方式将丝印面扫入，保存该文件并打印出来备用。     

  第三步，用水纱纸将TOP LAYER 和BOTTOM LAYER两层轻微打磨，打磨到铜膜发亮，放入扫描仪，启动PHOTOSHOP，用彩色方式将两层分别扫入。注意，PCB在扫描仪内摆放一定要横平树直，否则扫描的图象就无法使用，并保存文件。     

  第四步，调整画布的对比度，明暗度，使有铜膜的部分和没有铜膜的部分对比强烈，然后将次图转为黑白色，检查线条是否清晰，如果不清晰，则重复本步骤。如果清晰，将图存为黑白BMP格式文件TOP.BMP和BOT.BMP，如果发现图形有问题还可以用 PHOTOSHOP进行修补和修正。     

  第五步，将两个BMP格式的文件分别转为PROTEL格式文件，在PROTEL中调入两层，如过两层的PAD和VIA的位置基本重合，表明前几个步骤做的很好，如果有偏差，则重复第三步。     

  第六步，将TOP层的BMP转化为TOP.PCB，注意要转化到SILK层，就是黄色的那层，然后你在TOP层描线就是了，并且根据第二步的图纸放置器件。画完后将SILK层删掉。

  第七步，将BOT层的BMP转化为BOT.PCB，注意要转化到SILK层，就是黄色的那层，然后你在BOT层描线就是了。画完后将SILK层删掉。     

  第八步，在PROTEL中将TOP.PCB和BOT.PCB调入，合为一个图就OK了。     

  第九步，用激光打印机将TOP LAYER， BOTTOM LAYER分别打印到透明胶片上（1：1的比例），把胶片放到那块PCB上，比较一下是否有误，如果没错，你就大功告成了。     

  其他：如果是多层板还要细心打磨到里面的内层，同时重复第三到第九的步骤，当然图形的命名也不同，要根据层数来定，一般双面板抄板要比多层板简单许多，多层板抄板容易出现对位不准的情况，所以多层板抄板要特别仔细和小心（其中内部的导通孔和不导通孔很容易出现问题）。

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• 开关电源的PCB设计规范

  2006-11-20 10:13:00

  在任何开关电源设计中，PCB板的物理设计都是最后一个环节，如果设计方法不当，PCB可能会辐射过多的电磁干扰，造成电源工作不稳定，以下针对各个步骤中所需注意的事项进行分析:

  一、从原理图到PCB的设计流程 建立元件参数－>输入原理网表->设计参数设置->手工布局->手工布线->验证设计－>复查->CAM输出。

  二、参数设置相邻导线间距必须能满足电气安全要求，而且为了便于操作和生产，间距也应尽量宽些。最小间距至少要能适合承受的电压，在布线密度较低时，信号线的间距可适当地加大，对高、低电平悬殊的信号线应尽可能地短且加大间距，一般情况下将走线间距设为 8mil。焊盘内孔边缘到印制板边的距离要大于1mm，这样可以避免加工时导致焊盘缺损。当与焊盘连接的走线较细时，要将焊盘与走线之间的连接设计成水滴状，这样的好处是焊盘不容易起皮，而是走线与焊盘不易断开。

  三、元器件布局实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子设备的可靠性产生不利影响。例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声；由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，因此，在设计印制电路板的时候，应注意采用正确的方法。每一个开关电源都有四个电流回路： (1). 电源开关交流回路 (2). 输出整流交流回路 (3). 输入信号源电流回路 (4). 输出负载电流回路输入回路通过一个近似直流的电流对输入电容充电，滤波电容主要起到一个宽带储能作用；类似地，输出滤波电容也用来储存来自输出整流器的高频能量，同时消除输出负载回路的直流能量。所以，输入和输出滤波电容的接线端十分重要，输入及输出电流回路应分别只从滤波电容的接线端连接到电源；如果在输入/输出回路和电源开关/整流回路之间的连接无法与电容的接线端直接相连，交流能量将由输入或输出滤波电容并辐射到环境中去。电源开关交流回路和整流器的交流回路包含高幅梯形电流，这些电流中谐波成分很高，其频率远大于开关基频，峰值幅度可高达持续输入/输出直流电流幅度的5倍，过渡时间通常约为 50ns。这两个回路最容易产生电磁干扰，因此必须在电源中其它印制线布线之前先布好这些交流回路，每个回路的三种主要的元件滤波电容、电源开关或整流器、电感或变压器应彼此相邻地进行放置，调整元件位置使它们之间的电流路径尽可能短。

  建立开关电源布局的最好方法与其电气设计相似，最佳设计流程如下：

  · 放置变压器

  · 设计电源开关电流回路

  · 设计输出整流器电流回路

  · 连接到交流电源电路的控制电路

  · 设计输入电流源回路和输入滤波器 设计输出负载回路和输出滤波器根据电路的功能单元，对电路的全部元器件进行布局时，要符合以下原则：

   (1) 首先要考虑PCB尺寸大小。PCB尺寸过大时，印制线条长，阻抗增加，抗噪声能力下降，成本也增加；过小则散热不好，且邻近线条易受干扰。电路板的最佳形状矩形，长宽比为3：2或4：3，位于电路板边缘的元器件，离电路板边缘一般不小于2mm。

  (2) 放置器件时要考虑以后的焊接，不要太密集.

  (3) 以每个功能电路的核心元件为中心，围绕它来进行布局。元器件应均匀、 整齐、紧凑地排列在PCB上，尽量减少和缩短各元器件之间的引线和连接, 去耦电容尽量靠近器件的VCC。

  (4) 在高频下工作的电路，要考虑元器件之间的分布参数。一般电路应尽可能使元器件平行排列。这样，不但美观，而且装焊容易，易于批量生产。

  (5) 按照电路的流程安排各个功能电路单元的位置，使布局便于信号流通，并使信号尽可能保持一致的方向。

  (6) 布局的首要原则是保证布线的布通率，移动器件时注意飞线的连接，把有连线关系的器件放在一起。

  (7) 尽可能地减小环路面积,以抑制开关电源的辐射干扰。

  四、布线开关电源中包含有高频信号，PCB上任何印制线都可以起到天线的作用，印制线的长度和宽度会影响其阻抗和感抗，从而影响频率响应。即使是通过直流信号的印制线也会从邻近的印制线耦合到射频信号并造成电路问题(甚至再次辐射出干扰信号)。因此应将所有通过交流电流的印制线设计得尽可能短而宽，这意味着必须将所有连接到印制线和连接到其他电源线的元器件放置得很近。印制线的长度与其表现出的电感量和阻抗成正比，而宽度则与印制线的电感量和阻抗成反比。长度反映出印制线响应的波长，长度越长，印制线能发送和接收电磁波的频率越低，它就能辐射出更多的射频能量。根据印制线路板电流的大小，尽量加租电源线宽度，减少环路电阻。同时、使电源线、地线的走向和电流的方向一致，这样有助于增强抗噪声能力。接地是开关电源四个电流回路的底层支路，作为电路的公共参考点起着很重要的作用，它是控制干扰的重要方法。因此，在布局中应仔细考虑接地线的放置，将各种接地混合会造成电源工作不稳定。

  在地线设计中应注意以下几点：

  1. 正确选择单点接地通常，滤波电容公共端应是其它的接地点耦合到大电流的交流地的唯一连接点，同一级电路的接地点应尽量靠近，并且本级电路的电源滤波电容也应接在该级接地点上，主要是考虑电路各部分回流到地的电流是变化的，因实际流过的线路的阻抗会导致电路各部分地电位的变化而引入干扰。在本开关电源中，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而采用一点接地，即将电源开关电流回路（中的几个器件的地线都连到接地脚上，输出整流器电流回路的几个器件的地线也同样接到相应的滤波电容的接地脚上，这样电源工作较稳定，不易自激。做不到单点时，在共地处接两二极管或一小电阻，其实接在比较集中的一块铜箔处就可以。

  2. 尽量加粗接地线若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏，因此要确保每一个大电流的接地端采用尽量短而宽的印制线，尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，如有可能，接地线的宽度应大于3mm，也可用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。

  进行全局布线的时候，还须遵循以下原则：

  (1).布线方向：从焊接面看，元件的排列方位尽可能保持与原理图相一致，布线方向最好与电路图走线方向相一致，因生产过程中通常需要在焊接面进行各种参数的检测，故这样做便于生产中的检查，调试及检修（注：指在满足电路性能及整机安装与面板布局要求的前提下）。

  (2).设计布线图时走线尽量少拐弯，印刷弧上的线宽不要突变，导线拐角应≥90度,力求线条简单明了。

  (3).印刷电路中不允许有交叉电路，对于可能交叉的线条，可以用“钻”、“绕”两种办法解决。即让某引线从别的电阻、电容、三极管脚下的空隙处“钻”过去，或从可能交叉的某条引线的一端“绕”过去，在特殊情况下如何电路很复杂，为简化设计也允许用导线跨接，解决交叉电路问题。因采用单面板，直插元件位于top面，表贴器件位于bottom面，所以在布局的时候直插器件可与表贴器件交叠，但要避免焊盘重叠。

  3．输入地与输出地本开关电源中为低压的DC－DC，欲将输出电压反馈回变压器的初级，两边的电路应有共同的参考地，所以在对两边的地线分别铺铜之后，还要连接在一起，形成共同的地。

  五、检查布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查线与线、线与元件焊盘、线与贯通孔、元件焊盘与贯通孔、贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。电源线和地线的宽度是否合适，在PCB中是否还有能让地线加宽的地方。注意：有些错误可以忽略，例如有些接插件的Outline的一部分放在了板框外，检查间距时会出错；另外每次修改过走线和过孔之后，都要重新覆铜一次。

  六、复查根据“PCB检查表”，内容包括设计规则，层定义、线宽、间距、焊盘、过孔设置，还要重点复查器件布局的合理性，电源、地线网络的走线，高速时钟网络的走线与屏蔽，去耦电容的摆放和连接等。

  七、设计输出 输出光绘文件的注意事项： a. 需要输出的层有布线层（底层）、丝印层（包括顶层丝印、底层丝印）、阻焊层（底层阻焊）、钻孔层（底层），另外还要生成钻孔文件（NC Drill） b. 设置丝印层的Layer时，不要选择Part Type，选择顶层（底层）和丝印层的Outline、Text、Linec. 在设置每层的Layer时，将Board Outline选上，设置丝印层的Layer时，不要选择Part Type，选择顶层（底层）和丝印层的Outline、Text、Line。d. 生成钻孔文件时，使用PowerPCB的缺省设置，不要作任何改。

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• 主板走线和布局设计

  2006-11-20 10:08:00

      对于一块主板而言，除应在零部件用料（如采用优质电容、三相电源线路等）方面下功夫外，主板的走线和布局设计也是非常重要的。由于主板走线和布局设计的形式很多，技术性非常强，因此这也是优质主板与劣质主板的一大分别。但是，普通消费者如何才能分辩出一块主板设计得好坏与否呢？下面，笔者就为大家简单分析一下，使大家在选购主板时有更全面的参考依据。　　　　

  一、解读主板的走线设计　　　　

  1、时钟线等长概念　　在一块主板上，从北桥芯片到CPU、内存、AGP插槽的距离应该相等，这是主板设计的基本要求，即所谓的“时钟线等长”概念。作为CPU与内存连接桥梁的北桥芯片，在布局上是很有讲究的。例如，部分有开发实力的主板厂商，就在北桥芯片的安排布局上采用旋转45度的巧妙设计，不但缩短了北桥芯片与CPU、内存插槽及AGP插槽之间的走线长度，而且更能使时钟线等长。　　　　

   2、蛇行走线的误区　　蛇行线(图1)是一种电脑主板上常见的走线形式（玩过诺基亚手机游戏《贪食蛇》的人应该不会陌生）。主板上的走线设计是一门专业学问，有人认为蛇行线越多就说明有越高的设计水平，这个观点是错误的

  其实，在一块主板上采用蛇行线的原因有两个：一是为了保证走线线路的等长。因为像CPU到北桥芯片的时钟线，它不同于普通家电的电路板线路，在这些线路上以100MHz左右的频率高速运行的信号，对线路的长度十分敏感。不等长的时钟线路会引起信号的不同步，继而造成系统不稳定。故此，某些线路必须以弯曲的方式走线来调节长度。另一个使用蛇行线的常见原因为了尽可能减少电磁辐射(EMI)对主板其余部件和人体的影响。因为高速而单调的数字信号会干扰主板中各种零件的正常工作。通常，主板厂商抑制 EMI的一种简便方法就是设计蛇形线，尽可能多地消化吸收辐射。但是，我们也应该看到，虽然采用蛇行线有上面这些好处，也并不是说在设计主板走线时使用的蛇行线越多越好。因为过多过密的主板走线会造成主板布局的疏密不均，会对主板的质量有一定的影响。好的走线应使主板上各部分线路密度差别不大，并且要尽可能均匀分布，否则很容易造成主板的不稳定。

  3、忌用“飞线”主板 　判断一块主板走线的好坏，还可以从走线的转弯角度看出来。好的主板布线应该比较均匀整齐，走线转弯角度不应小于135度。因为转弯角度过小的走线在高频电路中相当于电感元件，会对其它设备产生干扰。　　　　而某些设计水平很差的主板厂商在设计走线时，由于技术实力原因往往会导致最后的成品有缺陷。此时，便采取人工修补的方法来解决问题，这种因设计不合理而出现的导线，称之为“飞线”（图2）。如果一块主板上有飞线，就证明该主板的走线设计有一些问题。

   

  二、解读主板的布局设计　　

  主板的布局主要是从板上各部件（如集成电路芯片、电阻、电容、插槽等）的位置安排，以及线路走线来体现的。好的主板在行家的眼里看起来，几乎就是一件精美的艺术品（图3）。

   

  　通常，芯片组厂商在向主板厂商供货时会提供芯片组的设计指南(CHIPSET DESIGN GUIDE)。同时，一般还会有基于标准的样板，即所谓的“工程板，公板”。主板大厂商一般都按照标准板的设计，做出符合官方芯片组所提供技术标准的主板，这样的产品质量有保障，但是价格较高。反之，某些中小厂商往往为了均衡成本与功能的关系，对主板结构布局大肆修改，这些产品的质量可谓良莠不齐。

  大致说来，普通消费者在选购主板时对布局应注意以下几点：　　　　

  1、认准公板设计　　

  前面说到，有些主板厂商为节约成本，降低价格，不但将主板的体积改小，也不使用公板设计，甚至还在主板用料上作相应调整，只满足芯片组所提的基本性能要求。这种降低成本的做法是对厂商的主板布局设计能力的一个考验：在更小的空间里放置同样多的扩展插槽，还要维持稳定性及限制电磁干扰，这样主板结构安排设计的合理性就显得特别重要，稍微有一点设计不合理就会导致死机。　　　　从这点来看，实力不济的厂商就很容易在这些地方出现漏洞，主板不稳定、性能较差都是由此造成的。因此，对于消费者而言，如果没有什么特殊要求，还是选择采用公板设计的主板比较好。如何鉴别主板是不是公板设计，那就要看用户对芯片组的掌握程度了。比如说某芯片组最多提供6PCI接口，但是用户购买的主板虽然采用此芯片组，却只提供了4个PCI接口，这就是非公板设计。事实上，在主板世界中厂商很少会完全按照公板进行设计。

  2、观察CPU插座的位置　　

  CPU插座的位置很重要。如果过于靠近主板上边沿，则在一些空间比较狭小或者电源位置不合理的机箱内会出现安装CPU散热器比较困难的情况(尤其在用户想换散热器而又不愿把整块主板拆出来的时)。同理，CPU插座周围的电解电容也不应该靠得太近（图4），否则一是安装散热器不方便(甚至有些CPU大型散热器根本就没法安装)，二则有可能损坏电解电容。

  　

  3、观察ATX电源的位置（图5）　　

  几乎每块主板的ATX电源接口位置都不太一样。比较合理的位置应该是在主板上边沿靠右的一侧或者在 CPU插座与内存插槽之间，而不应该出现在CPU插座与左侧I/O接口之间。这样可以避免一些电源的接线过短的尴尬，也不会出现妨碍CPU散热器安装或者影响CPU周围空气流通的问题。

  

  4、观察内存插槽的位置（图6）　　

  要注意在安装比较长的AGP显卡后，与显示卡相邻内存插槽的卡扣会不会打不开。如果为换内存而必须把显卡拆下来，那就比较麻烦了。另外，内存插槽也不应太靠近主板右侧边沿，否则有可能会导致安装光驱时光驱与内存条相碰。 　

  5、观察软驱和IDE设备接口位置　　

  软驱和IDE接口的位置，如果在主板右侧靠下，需考虑是否会被光驱所妨碍；如果在主板右侧靠下，则既要考虑会不会妨碍到安装比较长的PCI界面卡，又要考虑到假如机箱比较大，可能会出现IDE数据线不够长的情况。

  由此可见，主板结构布局上的问题不仅可能影响稳定性，有时候一些细节问题还会导致消费者使用的不方便。有实力的主板厂商往往会充分考虑到用户使用的方便性，比如说一些大型电容就不宜放置在PCI插槽、AGP插槽附近，因为它们有可能会阻碍一部分扩展卡的插入。又如现在CPU散热器体积越来越大，这就要求CPU插座附近的大容量电解电容不能离插座太近，应给体积庞大的CPU散热器预留足够的空间。但同时为了提高电源质量，为了CPU的稳定，又必须在CUP插座附近安置大量的电解电容。对于一些大厂商而言，往往会将这两点处理的很好，如果是一些小厂家的话，可能就不知道该怎么办了。

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• 印刷电路板的抗干扰设计原则

  2006-11-20 09:56:00

  一 电源线布置：
  1、根据电流大小，尽量调宽导线布线。
  2、电源线、地线的走向应与资料的传递方向一致。
  3、在印制板的电源输入端应接上10~100μF的去耦电容。
  二 地线布置：
  1、数字地与模拟地分开。
  2、接地线应尽量加粗，致少能通过3倍于印制板上的允许电流，一般应达2~3mm。
  3、接地线应尽量构成死循环回路，这样可以减少地线电位差。
  三 去耦电容配置：
  1、印制板电源输入端跨接10~100μF的电解电容，若能大于100μF则更好。
  2、每个集成芯片的Vcc和GND之间跨接一个0.01~0.1μF的陶瓷电容。如空间不允许，可为每4~10个芯片配置一个1~10μF的钽电容。
  3、对抗噪能力弱，关断电流变化大的器件，以及ROM、RAM，应在Vcc和GND间接去耦电容。
  4、在单片机复位端“RESET”上配以0.01μF的去耦电容。
  5、去耦电容的引线不能太长，尤其是高频旁路电容不能带引线。
  四 器件配置：
  1、时钟发生器、晶振和CPU的时钟输入端应尽量靠近且远离其它低频器件。
  2、小电流电路和大电流电路尽量远离逻辑电路。
  3、印制板在机箱中的位置和方向，应保证发热量大的器件处在上方。
  五 功率线、交流线和信号线分开走线
  功率线、交流线尽量布置在和信号线不同的板上，否则应和信号线分开走线。
  六 其它原则：
  1、总线加10K左右的上拉电阻，有利于抗干扰。
  2、布线时各条地址线尽量一样长短，且尽量短。
  3、PCB板两面的线尽量垂直布置，防相互干扰。
  4、去耦电容的大小一般取C=1/F，F为数据传送频率。
  5、不用的管脚通过上拉电阻（10K左右）接Vcc，或与使用的管脚并接。
  6、发热的元器件（如大功率电阻等）应避开易受温度影响的器件（如电解电容等）。
  7、采用全译码比线译码具有较强的抗干扰性。
  为扼制大功率器件对微控制器部分数字元元电路的干扰及数字电路对模拟电路的干扰，数字地`模拟地在接向公共接地点时，要用高频扼流环。这是一种圆柱形铁氧体磁性材料，轴向上有几个孔，用较粗的铜线从孔中穿过，绕上一两圈,这种器件对低频信号可以看成阻抗为零,对高频信号干扰可以看成一个电感..(由于电感的直流电阻较大,不能用电感作为高频扼流圈).
  当印刷电路板以外的信号线相连时，通常采用屏蔽电缆。对于高频信号和数字信号，屏蔽电缆的两端都接地，低频模拟信号用的屏蔽电缆，一端接地为好。
  对噪声和干扰非常敏感的电路或高频噪声特别严重的电路，应该用金属罩屏蔽起来。铁磁屏蔽对500KHz的高频噪声效果并不明显，薄铜皮屏蔽效果要好些。使用镙丝钉固定屏蔽罩时，要注意不同材料接触时引起的电位差造成的腐蚀
  七　用好去耦电容
  集成电路电源和地之间的去耦电容有两个作用：一方面是本集成电路的蓄能电容，另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容值是0.1μF。这个电容的分布电感的典型值是5μH。0.1μF的去耦电容有5μH的分布电感，它的并行共振频率大约在7MHz左右，也就是说，对于10MHz以下的噪声有较好的去耦效果，对40MHz以上的噪声几乎不起作用。
  1μF、10μF的电容，并行共振频率在20MHz以上，去除高频噪声的效果要好一些。
  每10片左右集成电路要加一片充放电电容，或1个蓄能电容，可选10μF左右。最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。
  去耦电容的选用并不严格，可按C=1/F，即10MHz取0.1μF,100MHz取0.01μF。
  在焊接时去耦电容的引脚要尽量短，长的引脚会使去耦电容本身发生自共振。例如1000pF的瓷片电容引脚长度为6.3mm时自共振的频率约35MHz，引脚长12.6mm时为32MHz。
  八　降低噪声和电磁干扰的经验
  印刷电路板的抗干扰设计原则
  1.　可用串个电阻的办法，降低控制电路上下沿跳变速率。
  2.　尽量让时钟信号电路周围的电势趋近于0，用地线将时钟区圈起来，时钟线要尽量短。
  3.　I/O驱动电路尽量靠近印制板边。
  4.　闲置不用的门电路输出端不要悬空，闲置不用的运放正输入端要接地，负输入端接输出端。
  5.　尽量用45°折线而不用90°折线, 布线以减小高频信号对外的发射与耦合。
  6.　时钟线垂直于I/O线比平行于I/O线干扰小。
  6.　元件的引脚要尽量短。
  8.　石英晶振下面和对噪声特别敏感的元件下面不要走线。
  9.　弱信号电路、低频电路周围地线不要形成电流环路。
  10. 需要时，线路中加铁氧体高频扼流圈，分离信号、噪声、电源、地。
  印制板上的一个过孔大约引起0.6pF的电容；一个集成电路本身的封装材料引起2pF~10pF的分布电容；一个线路板上的接插件，有520μH的分布电感；一个双列直插的24引脚集成电路插座，引入4μH~18μH的分布电感。
  　(2004-11-24 17:43)
  一 电源线布置：
  1、根据电流大小，尽量调宽导线布线。
  2、电源线、地线的走向应与资料的传递方向一致。
  3、在印制板的电源输入端应接上10~100μF的去耦电容。
  二 地线布置：
  1、数字地与模拟地分开。
  2、接地线应尽量加粗，致少能通过3倍于印制板上的允许电流，一般应达2~3mm。
  3、接地线应尽量构成死循环回路，这样可以减少地线电位差。
  三 去耦电容配置：
  1、印制板电源输入端跨接10~100μF的电解电容，若能大于100μF则更好。
  2、每个集成芯片的Vcc和GND之间跨接一个0.01~0.1μF的陶瓷电容。如空间不允许，可为每4~10个芯片配置一个1~10μF的钽电容。
  3、对抗噪能力弱，关断电流变化大的器件，以及ROM、RAM，应在Vcc和GND间接去耦电容。
  4、在单片机复位端“RESET”上配以0.01μF的去耦电容。
  5、去耦电容的引线不能太长，尤其是高频旁路电容不能带引线。
  四 器件配置：
  1、时钟发生器、晶振和CPU的时钟输入端应尽量靠近且远离其它低频器件。
  2、小电流电路和大电流电路尽量远离逻辑电路。
  3、印制板在机箱中的位置和方向，应保证发热量大的器件处在上方。
  五 功率线、交流线和信号线分开走线
  功率线、交流线尽量布置在和信号线不同的板上，否则应和信号线分开走线。
  六 其它原则：
  1、总线加10K左右的上拉电阻，有利于抗干扰。
  2、布线时各条地址线尽量一样长短，且尽量短。
  3、PCB板两面的线尽量垂直布置，防相互干扰。
  4、去耦电容的大小一般取C=1/F，F为数据传送频率。
  5、不用的管脚通过上拉电阻（10K左右）接Vcc，或与使用的管脚并接。
  6、发热的元器件（如大功率电阻等）应避开易受温度影响的器件（如电解电容等）。
  7、采用全译码比线译码具有较强的抗干扰性。
  为扼制大功率器件对微控制器部分数字元元电路的干扰及数字电路对模拟电路的干扰，数字地`模拟地在接向公共接地点时，要用高频扼流环。这是一种圆柱形铁氧体磁性材料，轴向上有几个孔，用较粗的铜线从孔中穿过，绕上一两圈,这种器件对低频信号可以看成阻抗为零,对高频信号干扰可以看成一个电感..(由于电感的直流电阻较大,不能用电感作为高频扼流圈).
  当印刷电路板以外的信号线相连时，通常采用屏蔽电缆。对于高频信号和数字信号，屏蔽电缆的两端都接地，低频模拟信号用的屏蔽电缆，一端接地为好。
  对噪声和干扰非常敏感的电路或高频噪声特别严重的电路，应该用金属罩屏蔽起来。铁磁屏蔽对500KHz的高频噪声效果并不明显，薄铜皮屏蔽效果要好些。使用镙丝钉固定屏蔽罩时，要注意不同材料接触时引起的电位差造成的腐蚀
  七　用好去耦电容
  集成电路电源和地之间的去耦电容有两个作用：一方面是本集成电路的蓄能电容，另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容值是0.1μF。这个电容的分布电感的典型值是5μH。0.1μF的去耦电容有5μH的分布电感，它的并行共振频率大约在7MHz左右，也就是说，对于10MHz以下的噪声有较好的去耦效果，对40MHz以上的噪声几乎不起作用。
  1μF、10μF的电容，并行共振频率在20MHz以上，去除高频噪声的效果要好一些。
  每10片左右集成电路要加一片充放电电容，或1个蓄能电容，可选10μF左右。最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。
  去耦电容的选用并不严格，可按C=1/F，即10MHz取0.1μF,100MHz取0.01μF。
  在焊接时去耦电容的引脚要尽量短，长的引脚会使去耦电容本身发生自共振。例如1000pF的瓷片电容引脚长度为6.3mm时自共振的频率约35MHz，引脚长12.6mm时为32MHz。
  八　降低噪声和电磁干扰的经验

  印刷电路板的抗干扰设计原则

  1.　可用串个电阻的办法，降低控制电路上下沿跳变速率。
  2.　尽量让时钟信号电路周围的电势趋近于0，用地线将时钟区圈起来，时钟线要尽量短。
  3.　I/O驱动电路尽量靠近印制板边。
  4.　闲置不用的门电路输出端不要悬空，闲置不用的运放正输入端要接地，负输入端接输出端。
  5.　尽量用45°折线而不用90°折线, 布线以减小高频信号对外的发射与耦合。
  6.　时钟线垂直于I/O线比平行于I/O线干扰小。
  6.　元件的引脚要尽量短。
  8.　石英晶振下面和对噪声特别敏感的元件下面不要走线。
  9.　弱信号电路、低频电路周围地线不要形成电流环路。
  10. 需要时，线路中加铁氧体高频扼流圈，分离信号、噪声、电源、地。
  印制板上的一个过孔大约引起0.6pF的电容；一个集成电路本身的封装材料引起2pF~10pF的分布电容；一个线路板上的接插件，有520μH的分布电感；一个双列直插的24引脚集成电路插座，引入4μH~18μH的分布电感。
  　(2004-11-24 17:39)
  数字电路、单片机的抗干扰设计

  转自www.xiao-qi.com)　作者[刘兆强]©[8051]©

  　　在电子系统设计中，为了少走弯路和节省时间，应充分考虑并满足抗干扰性 的要求，避免在
  设计完成后再去进行抗干扰的补救措施。形成干扰的基本要素有三个：
  　　（1）干扰源，指产生干扰的元件、设备或信号，用数学语言描述如下：du/dt， di/dt大的地
  方就是干扰源。如：雷电、继电器、可控硅、电机、高频时钟等都可 能成为干扰源。
  　　（2）传播路径，指干扰从干扰源传播到敏感器件的通路或媒介。典型的干扰传 播路径是通过
  导线的传导和空间的辐射。
  　　（3）敏感器件，指容易被干扰的对象。如：A/D、D/A变换器，单片机，数字IC， 弱信号放大
  器等。

  　　抗干扰设计的基本原则是：抑制干扰源，切断干扰传播路径，提高敏感器件的 抗干扰性能。
  　　（类似于传染病的预防）
  1 抑制干扰源
  　 抑制干扰源就是尽可能的减小干扰源的du/dt，di/dt。这是抗干扰设计中最优 先考虑和最重要
  　 的原则，常常会起到事半功倍的效果。 减小干扰源的du/dt主要是通过在干扰源两端并联电容
  　 来实现。减小干扰源的 di/dt则是在干扰源回路串联电感或电阻以及增加续流二极管来实现。

  　抑制干扰源的常用措施如下：
  　　（1）继电器线圈增加续流二极管，消除断开线圈时产生的反电动势干扰。仅加 续流二极管会
  　　　　使继电器的断开时间滞后，增加稳压二极管后继电器在单位时间内可动作更多的次数。
  　　（2）在继电器接点两端并接火花抑制电路（一般是RC串联电路，电阻一般选几K 到几十K，电
  　　　　容选0.01uF），减小电火花影响。
  　　（3）给电机加滤波电路，注意电容、电感引线要尽量短。
  　　（4）电路板上每个IC要并接一个0.01μF～0.1μF高频电容，以减小IC对电源的 影响。注意
  　　　　高频电容的布线，连线应靠近电源端并尽量粗短，否则，等于增大了电 容的等效串联电
  　　　　阻，会影响滤波效果。
  　　（5）布线时避免90度折线，减少高频噪声发射。
  　　（6）可控硅两端并接RC抑制电路，减小可控硅产生的噪声（这个噪声严重时可能 会把可控硅
  　　　　击穿的）。

  　按干扰的传播路径可分为传导干扰和辐射干扰两类。
  　　所谓传导干扰是指通过导线传播到敏感器件的干扰。高频干扰噪声和 有用信号的频带不同，可
  　　以通过在导线上增加滤波器的方法切断高频干扰 噪声的传播，有时也可加隔离光耦来解决。电
  　　源噪声的危害最大， 要特别注意处理。　所谓辐射干扰是指通过空间辐射传播到敏感器件的干
  　　扰。 一般的解决方法是增加干扰源与敏感器件的距离，用地线把它们隔离和在敏感器件上加蔽
  　　罩。

  2 切断干扰传播路径的常用措施如下：
  　　（1）充分考虑电源对单片机的影响。电源做得好，整个电路的抗干扰就解决了一大半。许多单
  　　　　片机对电源噪声很敏感, 要给单片机电源加滤波电路或稳压器，以减小电源噪声对单片机
  　　　　的干扰。比如，可以利用磁珠和电容组成π形滤波电路，当然条件要求不高时也可用100Ω
  　　　　电阻代替磁珠。
  　　（2）如果单片机的I/O口用来控制电机等噪声器件，在I/O口与噪声源之间应加隔离（增加π
  　　　　形滤波电路）。 控制电机等噪声器件，在I/O口与噪声源之间应加隔离（增加π形滤波
  　　　　电路）。
  　　（3）注意晶振布线。晶振与单片机引脚尽量靠近，用地线把时钟区隔离起来，晶振外壳接地
  　　　　并固定。此措施可解决许多疑难问题。
  　　（4）电路板合理分区，如强、弱信号，数字、模拟信号。尽可能把干扰源 （如电机，继电
  　　　　器）与敏感元件（如单片机）远离。
  　　（5）用地线把数字区与模拟区隔离，数字地与模拟地要分离，最后在一点接于电源地。A/D、
  　　　　D/A芯片布线也以此为原则，厂家分配A/D、D/A芯片 引脚排列时已考虑此要求。
  　　（6）单片机和大功率器件的地线要单独接地，以减小相互干扰。 大功率器件尽可能放在电路
  　　　　板边缘。
  　　（7）在单片机I/O口，电源线，电路板连接线等关键地方使用抗干扰元件 如磁珠、磁环、电
  　　　　源滤波器，屏蔽罩，可显著提高电路的抗干扰性能。

  3 提高敏感器件的抗干扰性能
  　　提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声 的拾取，以及从不
  　　正常状态尽快恢复的方法。
  　提高敏感器件抗干扰性能的常用措施如下：
  　　（1）布线时尽量减少回路环的面积，以降低感应噪声。
  　　（2）布线时，电源线和地线要尽量粗。除减小压降外，更重要的是降低耦 合噪声。
  　　（3）对于单片机闲置的I/O口，不要悬空，要接地或接电源。其它IC的闲置 端在不改变系统
  　　　　逻辑的情况下接地或接电源。
  　　（4）对单片机使用电源监控及看门狗电路，如：IMP809，IMP706，IMP813，X25043，X25045
  　　　　等，可大幅度提高整个电路的抗干扰性能。
  　　（5）在速度能满足要求的前提下，尽量降低单片机的晶振和选用低速数字 电路。
  　　（6）IC器件尽量直接焊在电路板上，少用IC座。
  　………………………………………………………………………..
  我先说说我在这方面的经验吧！不当之处请指正，有好经验与心得也请大方贡献！
  软件方面：
  　　1、我习惯于将不用的代码空间全清成“0”，因为这等效于NOP，可在程序跑飞时归位；
  　　2、在跳转指令前加几个NOP，目的同1；
  　　3、在无硬件WatchDog时可采用软件模拟WatchDog，以监测程序的运行；
  　　4、涉及处理外部器件参数调整或设置时，为防止外部器件因受干扰而出错可定时将参数重新
  　　　 发送一遍，这样可使外部器件尽快恢复正确；
  　　5、通讯中的抗干扰，可加数据校验位，可采取3取2或5取3策略；
  　　6、在有通讯线时，如I^2C、三线制等，实际中我们发现将Data线、CLK线、INH线常态置为高，
  　　　 其抗干扰效果要好过置为低。

  硬件方面：
  　　1、地线、电源线的部线肯定重要了！
  　　2、线路的去偶；
  　　3、数、模地的分开；
  　　4、每个数字元件在地与电源之间都要104电容；
  　　5、在有继电器的应用场合，尤其是大电流时，防继电器触点火花对电路的干扰，可在继电器
  　　　 线圈间并一104和二极管，在触点和常开端间接472电容，效果不错！
  　　6、为防I/O口的串扰，可将I/O口隔离，方法有二极管隔离、门电路隔离、光偶隔离、电磁隔
  　　　 离等；
  　　7、当然多层板的抗干扰肯定好过单面板，但成本却高了几倍。
  　　8、选择一个抗干扰能力强的器件比之任何方法都有效，我想这点应该最重要。因为器件天生
  　　　 的不足是很难用外部方法去弥补的，但往往抗干扰能力强的就贵些，抗干扰能力差的就便
  　　　 宜，正如台湾的东东便宜但性能却大打折扣一样！主要看各位的应用场合了！
  　(2004-11-24 17:26)
  制电路板设计原则和抗干扰措施
  　
  31IC 发表于EDA/PCB　
  呵呵，从www.embed.com.cn投了一篇文章：
  印制电路板设计原则和抗干扰措施
  摘自《电子世界》

  印制电路板(PC8)是电子产品中电路元件和器件的支撑件．它提供电路元件和器件之间的电气连接。随着电于技术的飞速发展，PGB的密度越来越高。PCB设计的好坏对抗干扰能力影响很大．因此，在进行PCB设计时．必须遵守PCB设计的一般原则，并应符合抗干扰设计的要求。

  (电子世界)

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• PCB布线的地线干扰与抑制

  2006-11-20 09:54:00

  1．地线的定义
  什么是地线？大家在教科书上学的地线定义是：地线是作为电路电位基准点的等电位体。这个定义是不符合实际情况的。实际地线上的电位并不是恒定的。如果用仪表测量一下地线上各点之间的电位，会发现地线上各点的电位可能相差很大。正是这些电位差才造成了电路工作的异常。电路是一个等电位体的定义仅是人们对地线电位的期望。HENRY 给地线了一个更加符合实际的定义，他将地线定义为：信号流回源的低阻抗路径。这个定义中突出了地线中电流的流动。按照这个定义，很容易理解地线中电位差的产生原因。因为地线的阻抗总不会是零，当一个电流通过有限阻抗时，就会产生电压降。因此，我们应该将地线上的电位想象成象大海中的波浪一样，此起彼伏。

  2．地线的阻抗

  谈到地线的阻抗引起的地线上各点之间的电位差能够造成电路的误动作，许多人觉得不可思议：我们用欧姆表测量地线的电阻时，地线的电阻往往在毫欧姆级，电流流过这么小的电阻时怎么会产生这么大的电压降，导致电路工作的异常。要搞清这个问题，首先要区分开导线的电阻与阻抗两个不同的概念。电阻指的是在直流状态下导线对电流呈现的阻抗，而阻抗指的是交流状态下导线对电流的阻抗，这个阻抗主要是由导线的电感引起的。任何导线都有电感，当频率较高时，导线的阻抗远大于直流电阻，表1 给出的数据说明了这个问题。在实际电路中，造成电磁干扰的信号往往是脉冲信号，脉冲信号包含丰富的高频成分，因此会在地线上产生较大的电压。对于数字电路而言，电路的工作频率是很高的，因此地线阻抗对数字电路的影响是十分可观的。
  表1 导线的阻抗（Ω）：
  频率
  Hz D = 0.65
  10cm 1m D = 0.27
  10cm 1m D = 0.065
  10cm 1m D = 0.04
  10cm 1m 10 51.4m 517m 327m 3.28m 5.29m 52.9m 13.3m 133m 1k 429m 7.14m 632m 8.91m 5.34m 53.9m 14m 144m 100k 42.6m 712m 54m 828m 71.6m 1.0 90.3m 1.07 1M 426m 7.12 540m 8.28 714m 10 783m 10.6 5M 2.13 35.5 2.7 41.3 3.57 50 3.86 53 10M 4.26 71.2 5.4 82.8 7.14 100 7.7 106 50M 21.3 356 27 414 35.7 500 38.5 530 100M 42.6 54 71.4 77 150M 63.9 81 107 115
  如果将 10Hz时的阻抗近似认为是直流电阻，可以看出当频率达到10MHz 时，对于1米长导线，它的阻抗是直流电阻的1000 倍至10万倍。因此对于射频电流，当电流流过地线时，电压降是很大的。从表上还可以看出，增加导线的直径对于减小直流电阻是十分有效的，但对于减小交流阻抗的作用很有限。但在电磁兼容中，人们最关心的交流阻抗。为了减小交流阻抗，一个有效的办法是多根导线并联。当两根导线并联时，其总电感L为：
  L = ( L1 + M ) / 2
  式中，L1 是单根导线的电感，M是两根导线之间的互感。从式中可以看出，当两根导线相距较远时，它们之间的互感很小，总电感相当于单根导线电感的一半。因此我们可以通过多条接地线来减小接地阻抗。但要注意的是，多根导线之间的距离不能过近。

  3．地线干扰机理

  3.1地环路干扰

  图1 是两个接地的电路。由于地线阻抗的存在，当电流流过地线时，就会在地线上产生电压。当电流较大时，这个电压可以很大。例如附近有大功率用电器启动时，会在地线在中流过很强的电流。这个电流会在两个设备的连接电缆上产生电流。由于电路的不平衡性，每根导线上的电流不同，因此会产生差模电压，对电路造成影响。由于这种干扰是由电缆与地线构成的环路电流产生的，因此成为地环路干扰。地环路中的电流还可以由外界电磁场感应出来。

  3.2公共阻抗干扰

  当两个电路共用一段地线时，由于地线的阻抗，一个电路的地电位会受另一个电路工作电流的调制。这样一个电路中的信号会耦合进另一个电路，这种耦合称为公共阻抗耦合。
  在数字电路中，由于信号的频率较高，地线往往呈现较大的阻抗。这时，如果存在不同的电路共用一段地线，就可能出现公共阻抗耦合的问题。图3 的例子说明了一种干扰现象。图3 是一个有四个门电路组成的简单电路。假设门1的输出电平由高变为低，这时电路中的寄生电容（有时门2 的输入端有滤波电容）会通过门1向地线放电，由于地线的阻抗，放电电流会在地线上产生尖峰电压，如果这时门3 的输出是低电平，则这个尖峰电压就会传到门3的输出端，门4的输入端，如果这个尖峰电压的幅度超过门4 的噪声门限，就会造成门4的误动作。

  4．地线干扰对策

  4.1地环路对策从地环路干扰的机理可知，只要减小地环路中的电流就能减小地环路干扰。如果能彻底消除地环路中的电流，则可以彻底解决地环路干扰的问题。因此我们提出以下几种解决地环路干扰的方案。
  A. 将一端的设备浮地如果将一端电路浮地，就切断了地环路，因此可以消除地环路电流。但有两个问题需要注意，一个是出于安全的考虑，往往不允许电路浮地。这时可以考虑将设备通过一个电感接地。这样对于50Hz的交流电流设备接地阻抗很小，而对于频率较高的干扰信号，设备接地阻抗较大，减小了地环路电流。但这样做只能减小高频干扰的地环路干扰。另一个问题是，尽管设备浮地，但设备与地之间还是有寄生电容，这个电容在频率较高时会提供较低的阻抗，因此并不能有效地减小高频地环路电流。
  B. 使用变压器实现设备之间的连接利用磁路将两个设备连接起来，可以切断地环路电流。但要注意，变压器初次级之间的寄生电容仍然能够为频率较高的地环路电流提供通路，因此变压器隔离的方法对高频地环路电流的抑制效果较差。提高变压器高频隔离效果的一个办法是在变压器的初次级之间设置屏蔽层。但一定要注意隔离变压器屏蔽层的接地端必须在接受电路一端。否则，不仅不能改善高频隔离效果，还可能使高频耦合更加严重。因此，变压器要安装在信号接收设备的一侧。经过良好屏蔽的变压器可以在1MHz以下的频率提供有效的隔离。
  C. 使用光隔离器另一个切断地环路的方法是用光实现信号的传输。这可以说是解决地环路干扰问题的最理想方法。用光连接有两种方法，一种是光耦器件，另一种是用光纤连接。光耦的寄生电容一般为2pf，能够在很高的频率提供良好的隔离。光纤几乎没有寄生电容，但安装、维护、成本等方面都不如光耦器件。
  D. 使用共模扼流圈在连接电缆上使用共模扼流圈相当于增加了地环路的阻抗，这样在一定的地线电压作用下，地环路电流会减小。但要注意控制共模扼流圈的寄生电容，否则对高频干扰的隔离效果很差。共模扼流圈的匝数越多，则寄生电容越大，高频隔离的效果越差。

  4.2消除公共阻抗耦合

  消除公共阻抗耦合的途径有两个，一个是减小公共地线部分的阻抗，这样公共地线上的电压也随之减小，从而控制公共阻抗耦合。另一个方法是通过适当的接地方式避免容易相互干扰的电路共用地线，一般要避免强电电路和弱电电路共用地线，数字电路和模拟电路共用地线。如前所述，减小地线阻抗的核心问题是减小地线的电感。这包括使用扁平导体做地线，用多条相距较远的并联导体作接地线。对于印刷线路板，在双层板上布地线网格能够有效地减小地线阻抗，在多层板中专门用一层做地线虽然具有很小的阻抗，但这会增加线路板的成本。通过适当接地方式避免公共阻抗的接地方法是并联单点接地，如图4 所示。并联接地的缺点是接地的导线过多。因此在实际中，没有必要所有电路都并联单点接地，对于相互干扰较少的电路，可以采用串联单点接地。例如，可以将电路按照强信号，弱信号，模拟信号，数字信号等分类，然后在同类电路内部用串联单点接地，不同类型的电路采用并联单点接地。

  5．小结

  地线造成电磁干扰的主要原因是地线存在阻抗，当电流流过地线时，会在地线上产生电压，这就是地线噪声。在这个电压的驱动下，会产生地线环路电流，形成地环路干扰。当两个电路共用一段地线时，会形成公共阻抗耦合。解决地环路干扰的方法有切断地环路，增加地环路的阻抗，使用平衡电路等。解决公共阻抗耦合的方法是减小公共地线部分的阻抗，或采用并联单点接地，彻底消除公共阻抗.

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• 初学PCB的EMI设计心得

  2006-11-20 09:42:00

      很多初学者对于EMI设计都摸不着头脑，其实我当初也是一样，但是在做了几次设计以后，也逐渐有了一些体会。

      首先，对于大脑里面一定要清楚一个概念－－在高频里面，自由空间的阻抗是377欧姆，对于一般的 EMI中的空间辐射来说，是由于信号的回路到了可以和空间阻抗相比拟的地步，因而信号通过空间“辐射”出来。了解了这一点，要做的就是把信号回路的阻抗降下来。

      控制信号回路的阻抗，主要的办法是缩短信号的长度，减少回路的面积，其次是采取合理的端接，控制回路的反射。其实控制信号回路的一个最简单的办法就是对重点信号进行包地处理（在两边最近的距离走地线，尤其是双面板要特别注意，因为双面微带模型阻抗有 150欧姆，和自由空间布相上下，而包地可以提供几十欧姆的阻抗），请注意由于走线本身在高频里面也是有阻抗的，所以最好采用地平面或者地线多次接过孔到地平面。我很多的设计都是在采用包地以后，避免了时钟信号的辐射超标。

      另外就是要避免信号穿越被分割的区域，很多工程师信号对地进行分割，但有时候又忘记了，把线布过了这些区域，结果造成信号回路绕过很大的区域，无形中增加了布线长度。

      对于EMI传导的部分，重点是要用好旁路电容和去藕电容。旁路电容（提供一条交流短路线）一定要以最短的连线布置在芯片电源管脚和地线（平面）上。去藕电容要放在电流需求变化最大的地方，避免因为走线的阻抗（电感），让噪声从电源和地线上耦合出去。当然，合理串联使用磁珠，可以“吸收”（转换成热能）这些噪声。电感有时也可以用来滤除噪声，但是请注意电感本身也是有频率响应范围的，而且封装也决定其频率响应……

      以上是一些最基本的体会。对于EMI设计来说，需要你真正了解你自己的设计，什么地方需要重点照顾，什么地方出了问题会是什么样的现象，备选方案是什么，都需要预先整理好。

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• 印制电路板的可靠性设计—地线设计

  2006-11-20 09:40:00

  　　目前电子器材用于各类电子设备和系统仍然以印制电路板为主要装配方式。实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子设备的可靠性产生不利影响。例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声。因此，在设计印制电路板的时候，应注意采用正确的方法。　

  　　在电子设备中，接地是控制干扰的重要方法。如能将接地和屏蔽正确结合起来使用，可解决大部分干扰问题。电子设备中地线结构大致有系统地、机壳地（屏蔽地）、数字地（逻辑地）和模拟地等。在地线设计中应注意以下几点：

  　　1.正确选择单点接地与多点接地
  　　在低频电路中，信号的工作频率小于1MHz，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。当工作频率在 1～10MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。

  　　2.将数字电路与模拟电路分开
  　　电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。要尽量加大线性电路的接地面积。

  　　3.尽量加粗接地线
  　　若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏。因此应将接地线尽量加粗，使它能通过三位于印制电路板的允许电流。如有可能，接地线的宽度应大于3mm。

  　　4.将接地线构成闭环路
  　　设计只由数字电路组成的印制电路板的地线系统时，将接地线做成闭环路可以明显的提高抗噪声能力。其原因在于：印制电路板上有很多集成电路元件，尤其遇有耗电多的元件时，因受接地线粗细的限制，会在地结上产生较大的电位差，引起抗噪声能力下降，若将接地结构成环路，则会缩小电位差值，提高电子设备的抗噪声能力。

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• PCB设计中格点的设置

  2006-11-20 09:36:00

      合理的使用格点系统，能是我们在PCB设计中起到事半功倍的作用。但何谓合理呢?很多人认为格点设置的越小越好，其实不然，这里我们主要谈两个方面的问题：第一是设计不同阶段的格点选择，第二个针对布线的不同格点选择。

      设计的不同阶段需要进行不同的格点设置。在布局阶段可以选用大格点进行器件布局；对于IC、非定位接插件等大器件可以选用50～100mil的格点精度进行布局，而对于阻容和电感等无源小器件选用25mil的格点进行布局。大格点的精度有利于器件对齐和布局的美观。在有BGA的设计中，如果使1.27mm 的BGA，那么Fanout时我们可以设置格点精度为25mil，这样有利于fanout的过孔正好打在四个管脚的中心位置；对于1.0mm和0 .8mm的BGA，我们最好使用mm单位进行布局，这样fanout的过孔可以很好的设置。对于其他IC的fanout同样建议用大格点的设计精度进行设计。我们建议 fanout的格点最好是50mil，甚至更大。如果能保证每两个过孔之间可以走线是最好的。

      在布线阶段的格点可以选择5mil（也不是一定的）。记住千万不要设置为1mil的布线格点，这样会使布线很繁琐，很费时间的。现在我们谈谈为什么在布线设计中推荐使用5mil（或其他的格点）的设计精度。通常确定设计格点的有两个因素：线宽的因素和线间距的因素，而为了我们在设计时精度和我们的设计相匹配，可以有如下一个简单的公式：(线宽＋线间距)/5=n，这里n必须为大于1的整数。从现实设计中，线宽＋线间距可以大于10。就以15为例进行说明。这样当线宽为6mil时，线间距为9mil；当线宽为7mil时，线间距为8mil。只有这样我们在设计调整时才可以用格点精度来保证设计规则的正确性。布线时的过孔格点最好也采用25mil以上。我们可以在ALLEGRO中通过大小格点的设置达到布线和过孔的格点不同。这样可以做到大过孔格点和小走线格点。当然，格点的设置还需要在实际应用中灵活把握。

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• PCB Layout中的走线策略

  2006-11-20 09:31:00

      布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。主要从直角走线，差分走线，蛇形线等三个方面来阐述。

     1．直角走线

      直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。

      传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C=61W(Er)1/2/Z0 ；在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：T10- 90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps；通过计算可以看出，直角走线带来的电容效应是极其微小的。

      由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。

      很多人对直角走线都有这样的理解，认为尖端容易发射或接收电磁波，产生EMI，这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的EMI。也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。

      总的说来，直角走线并不是想象中的那么可怕。至少在GHz以下的应用中，其产生的任何诸如电容，反射，EMI等效应在TDR测试中几乎体现不出来，高速 PCB设计工程师的重点还是应该放在布局，电源/地设计，走线设计，过孔等其他方面。当然，尽管直角走线带来的影响不是很严重，但并不是说我们以后都可以走直角线，注意细节是每个优秀工程师必备的基本素质，而且，随着数字电路的飞速发展，PCB工程师处理的信号频率也会不断提高，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。

      2．差分走线

      差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。

  差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：
  a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
  b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。
  c. 时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。

      对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则” 有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中几个常见的误区。

      误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。从图1-8-15的接收端的结构可以看到，晶体管Q3,Q4的发射极电流是等值，反向的，他们在接地处的电流正好相互抵消（I1= 0），因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路，图1-8-16是单端信号和差分信号的地磁场分布示意图。

      在PCB电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，见图1-8-17所示。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。

      误区二：认为保持等间距比匹配线长更重要。在实际的PCB布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，这时候我们该如何取舍呢？在下结论之前我们先看看下面一个仿真结果。

      从上面的仿真结果看来，方案1和方案2波形几乎是重合的，也就是说，间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多（方案 3）。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。可以这么说，PCB差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。

      误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G以上）IC封装PCB设计中经常会用采用，被称为CPW结构，可以保证严格的差分阻抗控制（2Z0），如图1-8-19。

      差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz以下），EMI也不会是很严重的问题，实验表明，相距500Mils的差分走线，在3米之外的辐射能量衰减已经达到60dB，足以满足FCC的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。

      3．蛇形线

      蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。设计者首先要有这样的认识：蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。那么，蛇形线对信号传输有什么影响呢？走线时要注意些什么呢？其中最关键的两个参数就是平行耦合长度（Lp）和耦合距离（S）。很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考第三章对共模和差模串扰的分析。下面是给Layout工程师处理蛇形线时的几点建议：
  1．尽量增加平行线段的距离（S），至少大于3H，H指信号走线到参考平面的距离。通俗的说就是绕大弯走线，只要S足够大，就几乎能完全避免相互的耦合效应。
  2．减小耦合长度Lp，当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱和。
  3．带状线（Strip-Line）或者埋式微带线（Embedded Micro-strip）的蛇形线引起的信号传输延时小于微带走线（Micro-strip）。理论上，带状线不会因为差模串扰影响传输速率。
  4．高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。
  5．可以经常采用任意角度的蛇形走线，如图1-8-20中的C结构，能有效的减少相互间的耦合。
  6．高速PCB设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。
  7．有时可以考虑螺旋走线的方式进行绕线，仿真表明，其效果要优于正常的蛇形走线。

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• 用PROTEL99制作印刷电路版的基本流程

  2006-11-17 13:31:00

  一、电路版设计的先期工作
  　　1、利用原理图设计工具绘制原理图，并且生成对应的网络表。当然，有些特殊情况下，如电路版比较简单，已经有了网络表等情况下也可以不进行原理图的设计，直接进入PCB设计系统，在PCB设计系统中，可以直接取用零件封装，人工生成网络表。
  2、手工更改网络表 将一些元件的固定用脚等原理图上没有的焊盘定义到与它相通的网络上，没任何物理连接的可定义到地或保护地等。将一些原理图和PCB封装库中引脚名称不一致的器件引脚名称改成和PCB封装库中的一致，特别是二、三极管等。
  二、画出自己定义的非标准器件的封装库
  　　建议将自己所画的器件都放入一个自己建立的PCB 库专用设计文件。
  三、设置PCB设计环境和绘制印刷电路的版框含中间的镂空等
  　　1、进入PCB系统后的第一步就是设置PCB设计环境，包括设置格点大小和类型，光标类型，版层参数，布线参数等等。大多数参数都可以用系统默认值，而且这些参数经过设置之后，符合个人的习惯，以后无须再去修改。
  　　2、规划电路版，主要是确定电路版的边框，包括电路版的尺寸大小等等。在需要放置固定孔的地方放上适当大小的焊盘。对于3mm 的螺丝可用6.5~8mm 的外径和3.2~3.5mm 内径的焊盘对于标准板可从其它板或PCB izard 中调入。
  　　注意：在绘制电路版地边框前，一定要将当前层设置成Keep Out层，即禁止布线层。
  四、打开所有要用到的PCB 库文件后，调入网络表文件和修改零件封装
  　　这一步是非常重要的一个环节，网络表是PCB自动布线的灵魂，也是原理图设计与印象电路版设计的接口，只有将网络表装入后，才能进行电路版的布线。
  在原理图设计的过程中，ERC检查不会涉及到零件的封装问题。因此，原理图设计时，零件的封装可能被遗忘，在引进网络表时可以根据设计情况来修改或补充零件的封装。
  当然，可以直接在PCB内人工生成网络表，并且指定零件封装。
  五、布置零件封装的位置，也称零件布局
  　　Protel99 可以进行自动布局,也可以进行手动布局。如果进行自动布局，运行”Tools”下面的”Auto Place”,用这个命令，你需要有足够的耐心。布线的关键是布局，多数设计者采用手动布局的形式。用鼠标选中一个元件，按住鼠标左键不放，拖住这个元件到达目的地，放开左键，将该元件固定。Protel99在布局方面新增加了一些技巧。新的交互式布局选项包含自动选择和自动对齐。使用自动选择方式可以很快地收集相似封装的元件，然后旋转、展开和整理成组，就可以移动到板上所需位置上了。当简易的布局完成后，使用自动对齐方式整齐地展开或缩紧一组封装相似的元件。
  　　提示：在自动选择时，使用Shift+X或Y和Ctrl+X或Y可展开和缩紧选定组件的X、Y方向。 　
  注意：零件布局，应当从机械结构散热、电磁干扰、将来布线的方便性等方面综合考虑。先布置与机械尺寸有关的器件，并锁定这些器件，然后是大的占位置的器件和电路的核心元件，再是外围的小元件。
  六、根据情况再作适当调整然后将全部器件锁定
  　　假如板上空间允许则可在板上放上一些类似于实验板的布线区。对于大板子，应在中间多加固定螺丝孔。板上有重的器件或较大的接插件等受力器件边上也应加固定螺丝孔，有需要的话可在适当位置放上一些测试用焊盘，最好在原理图中就加上。将过小的焊盘过孔改大，将所有固定螺丝孔焊盘的网络定义到地或保护地等。
  　　放好后用VIEW3D 功能察看一下实际效果，存盘。
  七、布线规则设置
  布线规则是设置布线的各个规范（象使用层面、各组线宽、过孔间距、布线的拓朴结构等部分规则，可通过Design-Rules 的Menu 处从其它板导出后，再导入这块板）这个步骤不必每次都要设置，按个人的习惯，设定一次就可以。
  选Design-Rules 一般需要重新设置以下几点:
  　　1、安全间距(Routing标签的Clearance Constraint)
  　　它规定了板上不同网络的走线焊盘过孔等之间必须保持的距离。一般板子可设为0.254mm，较空的板子可设为0.3mm，较密的贴片板子可设为0.2- 0.22mm，极少数印板加工厂家的生产能力在0.1-0.15mm，假如能征得他们同意你就能设成此值。0.1mm 以下是绝对禁止的。
  　　2、走线层面和方向（Routing标签的Routing Layers）
  　　此处可设置使用的走线层和每层的主要走线方向。请注意贴片的单面板只用顶层，直插型的单面板只用底层，但是多层板的电源层不是在这里设置的（可以在 Design-Layer Stack Manager中，点顶层或底层后，用Add Plane 添加，用鼠标左键双击后设置，点中本层后用Delete 删除），机械层也不是在这里设置的（可以在Design-Mechanical Layer 中选择所要用到的机械层，并选择是否可视和是否同时在单层显示模式下显示）。
  　　机械层1　一般用于画板子的边框；
  　　机械层3　一般用于画板子上的挡条等机械结构件；
  　　机械层4　一般用于画标尺和注释等，具体可自己用PCB Wizard 中导出一个PCAT结构的板子看一下
  　　3、过孔形状（Routing标签的Routing Via Style）
  　　它规定了手工和自动布线时自动产生的过孔的内、外径，均分为最小、最大和首选值，其中首选值是最重要的，下同。
  　　4、走线线宽（Routing标签的Width Constraint）
  　　它规定了手工和自动布线时走线的宽度。整个板范围的首选项一般取0.2-0.6mm，另添加一些网络或网络组（Net Class）的线宽设置，如地线、+5 伏电源线、交流电源输入线、功率输出线和电源组等。网络组可以事先在Design-Netlist Manager中定义好，地线一般可选1mm 宽度，各种电源线一般可选0.5-1mm 宽度，印板上线宽和电流的关系大约是每毫米线宽允许通过1安培的电流，具体可参看有关资料。当线径首选值太大使得SMD 焊盘在自动布线无法走通时，它会在进入到SMD 焊盘处自动缩小成最小宽度和焊盘的宽度之间的一段走线，其中Board 为对整个板的线宽约束，它的优先级最低，即布线时首先满足网络和网络组等的线宽约束条件。下图为一个实例

  　　5、敷铜连接形状的设置（Manufacturing标签的Polygon Connect Style）
  　　建议用Relief Connect 方式导线宽度Conductor Width 取0.3-0.5mm 4 根导线45 或90 度。
  　　其余各项一般可用它原先的缺省值，而象布线的拓朴结构、电源层的间距和连接形状匹配的网络长度等项可根据需要设置。
  　　选Tools-Preferences，其中Options 栏的Interactive Routing 处选Push Obstacle （遇到不同网络的走线时推挤其它的走线，Ignore Obstacle为穿过，Avoid Obstacle 为拦断）模式并选中Automatically Remove （自动删除多余的走线）。Defaults 栏的Track 和Via 等也可改一下，一般不必去动它们。
  　　在不希望有走线的区域内放置FILL 填充层，如散热器和卧放的两脚晶振下方所在布线层，要上锡的在Top 或Bottom Solder 相应处放FILL。
  布线规则设置也是印刷电路版设计的关键之一，需要丰富的实践经验。
  八、自动布线和手工调整
  　　1、点击菜单命令Auto Route/Setup 对自动布线功能进行设置
  　　选中除了Add Testpoints 以外的所有项，特别是选中其中的Lock All Pre-Route 选项，Routing Grid 可选1mil 等。自动布线开始前PROTEL 会给你一个推荐值可不去理它或改为它的推荐值，此值越小板越容易100%布通，但布线难度和所花时间越大。
  　　2、点击菜单命令Auto Route/All 开始自动布线
  　　假如不能完全布通则可手工继续完成或UNDO 一次（千万不要用撤消全部布线功能，它会删除所有的预布线和自由焊盘、过孔）后调整一下布局或布线规则，再重新布线。完成后做一次DRC，有错则改正。布局和布线过程中，若发现原理图有错则应及时更新原理图和网络表，手工更改网络表（同第一步），并重装网络表后再布。
  　　3、对布线进行手工初步调整
  需加粗的地线、电源线、功率输出线等加粗，某几根绕得太多的线重布一下，消除部分不必要的过孔，再次用VIEW3D 功能察看实际效果。手工调整中可选Tools-Density Map 查看布线密度，红色为最密，黄色次之，绿色为较松，看完后可按键盘上的End 键刷新屏幕。红色部分一般应将走线调整得松一些，直到变成黄色或绿色。
  九、切换到单层显示模式下（点击菜单命令Tools/Preferences，选中对话框中Display栏的Single Layer Mode）
  　　将每个布线层的线拉整齐和美观。手工调整时应经常做DRC，因为有时候有些线会断开而你可能会从它断开处中间走上好几根线，快完成时可将每个布线层单独打印出来，以方便改线时参考，其间也要经常用3D显示和密度图功能查看。
  　　最后取消单层显示模式，存盘。
  十、如果器件需要重新标注可点击菜单命令Tools/Re-Annotate 并选择好方向后，按OK钮。
  　　并回原理图中选Tools-Back Annotate 并选择好新生成的那个*.WAS 文件后，按OK 钮。原理图中有些标号应重新拖放以求美观，全部调完并DRC 通过后，拖放所有丝印层的字符到合适位置。
  　　注意字符尽量不要放在元件下面或过孔焊盘上面。对于过大的字符可适当缩小，DrillDrawing 层可按需放上一些坐标（Place-Coordinate）和尺寸（（Place-Dimension）。
  　　最后再放上印板名称、设计版本号、公司名称、文件首次加工日期、印板文件名、文件加工编号等信息（请参见第五步图中所示）。并可用第三方提供的程序来加上图形和中文注释如BMP2PCB.EXE 和宏势公司ROTEL99 和PROTEL99SE 专用PCB 汉字输入程序包中的FONT.EXE 等。
  十一、对所有过孔和焊盘补泪滴
  　　补泪滴可增加它们的牢度，但会使板上的线变得较难看。顺序按下键盘的S 和A 键（全选），再选择Tools-Teardrops，选中General 栏的前三个，并选Add 和Track 模式，如果你不需要把最终文件转为PROTEL 的DOS 版格式文件的话也可用其它模式，后按OK 钮。完成后顺序按下键盘的X 和A 键（全部不选中）。对于贴片和单面板一定要加。
  十二、放置覆铜区
  　　将设计规则里的安全间距暂时改为0.5-1mm 并清除错误标记，选Place-Polygon Plane 在各布线层放置地线网络的覆铜（尽量用八角形，而不是用圆弧来包裹焊盘。最终要转成DOS 格式文件的话，一定要选择用八角形）。下图即为一个在顶层放置覆铜的设置举例：

  　　设置完成后，再按OK 扭，画出需覆铜区域的边框，最后一条边可不画，直接按鼠标右键就可开始覆铜。它缺省认为你的起点和终点之间始终用一条直线相连，电路频率较高时可选Grid Size 比Track Width 大，覆出网格线。
  　　相应放置其余几个布线层的覆铜，观察某一层上较大面积没有覆铜的地方，在其它层有覆铜处放一个过孔，双击覆铜区域内任一点并选择一个覆铜后，直接点OK，再点Yes 便可更新这个覆铜。几个覆铜多次反复几次直到每个覆铜层都较满为止。将设计规则里的安全间距改回原值。
  十三、最后再做一次DRC
  　　选择其中Clearance Constraints Max/Min　Width Constraints Short Circuit Constraints 和Un-Routed Nets　Constraints 这几项，按Run DRC 钮，有错则改正。全部正确后存盘。
  十四、对于支持PROTEL99SE 格式（PCB4.0）加工的厂家可在观看文档目录情况下，将这个文件导出为一个*.PCB 文件；对于支持PROTEL99 格式（PCB3.0）加工的厂家，可将文件另存为PCB 3.0 二进制文件，做DRC。通过后不存盘退出。在观看文档目录情况下，将这个文件导出为一个*.PCB 文件。由于目前很大一部分厂家只能做DOS 下的PROTEL AUTOTRAX 画的板子，所以以下这几步是产生一个DOS 版PCB 文件必不可少的：
  　　1、将所有机械层内容改到机械层1，在观看文档目录情况下，将网络表导出为*.NET 文件，在打开本PCB 文件观看的情况下，将PCB 导出为PROTEL PCB 2.8 ASCII FILE 格式的*.PCB 文件。
  　　2 、用PROTEL FOR WINDOWS PCB 2.8 打开PCB 文件，选择文件菜单中的另存为，并选择Autotrax 格式存成一个DOS 下可打开的文件。
  　　3、用DOS 下的PROTEL AUTOTRAX 打开这个文件。个别字符串可能要重新拖放或调整大小。上下放的全部两脚贴片元件可能会产生焊盘X-Y大小互换的情况，一个一个调整它们。大的四列贴片IC 也会全部焊盘X-Y 互换，只能自动调整一半后，手工一个一个改，请随时存盘，这个过程中很容易产生人为错误。PROTEL DOS 版可是没有UNDO 功能的。假如你先前布了覆铜并选择了用圆弧来包裹焊盘，那么现在所有的网络基本上都已相连了，手工一个一个删除和修改这些圆弧是非常累的，所以前面推荐大家一定要用八角形来包裹焊盘。这些都完成后，用前面导出的网络表作DRC Route 中的Separation Setup ，各项值应比WINDOWS 版下小一些，有错则改正，直到DRC 全部通过为止。
  　　也可直接生成GERBER 和钻孔文件交给厂家选File-CAM Manager 按Next>钮出来六个选项，Bom 为元器件清单表，DRC 为设计规则检查报告，Gerber 为光绘文件，NC Drill 为钻孔文件，Pick Place 为自动拾放文件，Test Points 为测试点报告。选择Gerber 后按提示一步步往下做。其中有些与生产工艺能力有关的参数需印板生产厂家提供。直到按下Finish 为止。在生成的Gerber Output 1 上按鼠标右键，选Insert NC Drill 加入钻孔文件，再按鼠标右键选Generate CAM Files 生成真正的输出文件，光绘文件可导出后用CAM350 打开并校验。注意电源层是负片输出的。
  十五、发Email 或拷盘给加工厂家，注明板材料和厚度（做一般板子时，厚度为1.6mm，特大型板可用2mm，射频用微带板等一般在0.8-1mm 左右，并应该给出板子的介电常数等指标）、数量、加工时需特别注意之处等。Email发出后两小时内打电话给厂家确认收到与否。
  十六、产生BOM 文件并导出后编辑成符合公司内部规定的格式。
  十七、将边框螺丝孔接插件等与机箱机械加工有关的部分（即先把其它不相关的部分选中后删除），导出为公制尺寸的AutoCAD R14 的DWG 格式文件给机械设计人员。
  二十一、整理和打印各种文档。如元器件清单、器件装配图（并应注上打印比例）、安装和接线说明等。

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• protel99快捷键大全

  2006-11-02 14:14:00

  enter——选取或启动
  esc——放弃或取消
  f1——启动在线帮助窗口
  tab——启动浮动图件的属性窗口
  pgup——放大窗口显示比例
  pgdn——缩小窗口显示比例
  end——刷新屏幕
  del——删除点取的元件（1个）
  ctrl+del——删除选取的元件（2个或2个以上）
  x+a——取消所有被选取图件的选取状态
  x——将浮动图件左右翻转
  y——将浮动图件上下翻转
  space——将浮动图件旋转90度
  crtl+ins——将选取图件复制到编辑区里
  shift+ins——将剪贴板里的图件贴到编辑区里
  shift+del——将选取图件剪切放入剪贴板里
  alt+backspace——恢复前一次的操作
  ctrl+backspace——取消前一次的恢复
  crtl+g——跳转到指定的位置
  crtl+f——寻找指定的文字
  alt+f4——关闭protel
  spacebar——绘制导线，直线或总线时，改变走线模式
  v+d——缩放视图，以显示整张电路图
  v+f——缩放视图，以显示所有电路部件
  home——以光标位置为中心，刷新屏幕
  esc——终止当前正在进行的操作，返回待命状态
  backspace——放置导线或多边形时，删除最末一个顶点
  delete——放置导线或多边形时，删除最末一个顶点
  ctrl+tab——在打开的各个设计文件文档之间切换
  alt+tab——在打开的各个应用程序之间切换
  a——弹出edit/align子菜单
  b——弹出view/toolbars子菜单
  e——弹出edit菜单
  f——弹出file菜单
  h——弹出help菜单
  j——弹出edit/jump菜单
  l——弹出edit/set location makers子菜单
  m——弹出edit/move子菜单
  o——弹出options菜单
  p——弹出place菜单
  r——弹出reports菜单
  s——弹出edit/select子菜单
  t——弹出tools菜单
  v——弹出view菜单
  w——弹出window菜单
  x——弹出edit/deselect菜单
  z——弹出zoom菜单
  左箭头——光标左移1个电气栅格
  shift+左箭头——光标左移10个电气栅格
  右箭头——光标右移1个电气栅格
  shift+右箭头——光标右移10个电气栅格
  上箭头——光标上移1个电气栅格
  shift+上箭头——光标上移10个电气栅格
  下箭头——光标下移1个电气栅格
  shift+下箭头——光标下移10个电气栅格
  ctrl+1——以零件原来的尺寸的大小显示图纸
  ctrl+2——以零件原来的尺寸的200%显示图纸
  ctrl+4——以零件原来的尺寸的400%显示图纸
  ctrl+5——以零件原来的尺寸的50%显示图纸
  ctrl+f——查找指定字符
  ctrl+g——查找替换字符
  ctrl+b——将选定对象以下边缘为基准，底部对齐
  ctrl+t——将选定对象以上边缘为基准，顶部对齐
  ctrl+l——将选定对象以左边缘为基准，靠左对齐
  ctrl+r——将选定对象以右边缘为基准，靠右对齐
  ctrl+h——将选定对象以左右边缘的中心线为基准，水平居中排列
  ctrl+v——将选定对象以上下边缘的中心线为基准，垂直居中排列
  ctrl+shift+h——将选定对象在左右边缘之间，水平均布
  ctrl+shift+v——将选定对象在上下边缘之间，垂直均布
  f3——查找下一个匹配字符
  shift+f4——将打开的所有文档窗口平铺显示
  shift+f5——将打开的所有文档窗口层叠显示
  shift+单左鼠——选定单个对象
  crtl+单左鼠，再释放crtl——拖动单个对象
  shift+ctrl+左鼠——移动单个对象
  按ctrl后移动或拖动——移动对象时，不受电器格点限制
  按alt后移动或拖动——移动对象时，保持垂直方向
  按shift+alt后移动或拖动——移动对象时，保持水平方向

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• protel99se 使用的60个问题和解答

  2006-10-31 15:51:00

  Q01、如何使一条走线至两个不同位置零件的距离相同?
  您可先在Design/Rule/High Speed/Matched Net Lengths的规则中来新增规则设定,最
  后再用Tools/EqualizeNet Lengths 来等长化即可。

  Q02、在SCHLIB中造一零件其PIN的属性，如何决定是Passive, Input, I/O, Hi-
  Z,Power,…..？在HELP中能找到说明吗？市面有关 SIM？PLD？的书吗？或贵公司有讲义？
  你可在零件库自制零件时点选零件Pin脚,并在Electrical Type里,可以自行设定PIN的
  属性,您可参考台科大的Protel sch 99se 里面有介绍关于SIM的内容。

  Q03、请问各位业界前辈,如何能顺利读取pcad8.6版的线路图,烦请告知
  Protel 99SE只能读取P-CAD 2000的ASCII档案格式,所以你必须先将P-CAD8.6版的格式
  转为P-CAD 2000的档案格式,才能让Protel读取。

  Q04、请问我该如何标示线径大小的那个平方呢
  你可以将格点大小设小,还有将字形大小缩小,再放置数字的平方位置即可。

  Q05、请问我一次如何更改所有组件的字型
  您可以点选其中一个组件字型,再用Global的方法就可以达成你的要求。

  Q06、我如何一次打印*.ddb里面的图setup printer/batch type/ 选择all documents我
  试过了无效
  你只须将这几张电路图做成阶层式的关系,在用All document打印即可。

  Q07、我所安装的是protel 99se service pack2的版本，日前在贵站下载service pack6
  安装，却出现以下的错误讯息而无法安装： Could not initialize installation.System
  DLLs corrupt or missing.连接到系统某个装置没有作用后来我又分别下载了service
  pack5、service pack4,也是出现同的样问题，不知道这是什么原因造成的？可否解答，谢
  谢。
  

  我们已经将service pack6、service pack5的安装程序更新了,经过我们的测试已经没
  有问题了,麻烦你再重新下载一次,如有不便之 处,请多见谅。　

  Q08、请问那有PROTEL98的中文菜单下载？？？
  目前在Protel98的环境下并无中文化的模式。　

  Q09、请问变更原理图零件接脚是否可以不经由LIB直接就可以移动接脚或更名
  在下一版本中将加入此一功能,敬请期待……..

  　 Q10、请问:如何一次修改多条线的宽度
  你必须先将要修改线宽的线段选取起来,然后再使用global的指令来作条件式集体变换
  的功能,就可以同时改变多条线的宽度。

  Q11、请问: PROTEL有没有A/D转换功能？
  你若用SIM的且有Model的零件来做的话，可以。　

  Q12、请问:怎么把PROTEL的PCB文档用P-CAD读进来？
  在PROTEL下，EXPORT成P-CAD2000 AXCII File（*.PCB）的格式再在P-CAD中Open它。

  Q13、请问:怎么把PROTEL的PCB文档用P-CAD读进来？
  在自己的ddb文件中（当前的项目文件或者另外专门为放这个库而建一个）导入
  （import）你要添加的.lib文件，然后在原理图编辑环境的”browse liberary”框
  的”add/move”对话框中加入刚才已经加入的那个.ddb文件，选ok后你就可以找到添加进去的
  库了。

  Q14、DOS版Protel软件设计的PCB文件为何在我的电脑里调出来不是全图？
  有许多老电子工程师在刚开始用电脑绘制PCB线路图时都遇到过这样的问题，难道是我
  的电脑内存不够吗？ 我的电脑可有64M内存呀！ 可屏幕上的图形为何还是缺胳膊少腿的
  呢？不错，就是内存配置有问题，您只需在您的CONFIG.SYS文件（此文件在C:/根目录下，
  若没有，则创建一个）中加上如下几行，存盘退出后 重新启动电脑即可。
  　　DEVICE=C:/WINDOWS/SETVER.EXE
  　　DEVICE=C:/WINDOWS/HIMEM.SYS
  　　DEVICE=C:/WINDOWS/EMM386.EXE 16000

  Q15、为何要将PCB文件转换为GERBER文件和钻孔数据后交PCB厂制板？
  大多数工程师都习惯于将PCB文件设计好后直接送PCB厂加工，而国际上比较流行的做法
  是将PCB文件转换为GERBER文件和钻孔数据后交 PCB厂，为何要”多此一举”呢？

  因为电子工程师和PCB工程师对PCB的理解不一样，由PCB工厂转换出来的GERBER文件可
  能不是您所要的，如您在设计时将元件的参数都 定义在PCB文件中，您又不想让这些参数显
  示在 PCB成品上，您未作说明，PCB厂依葫芦画瓢将这些参数都留在了PCB成品上。这只是一
  个例 子。若您自己将PCB文件转换成GERBER文件就可避免此类事件发生。

  GERBER文件是一种国际标准的光绘格式文件，它包含RS-274-D和RS-274-X两种格式，其
  中RS-274-D称为基本GERBER格式，并要同时附带D码文件才能完整描述一张图形；RS-274-X
  称为扩展GERBER格式，它本身包含有D码信息。常用的CAD软件都能生成此二种格式文件。

  如何检查生成的GERBER正确性？您只需在免费软件Viewmate V6.3中导入这些GERBER文
  件和D码文件即可在屏幕上看到或通过打印机打出。

  钻孔数据也能由各种CAD软件产生，一般格式为Excellon，在Viewmate中也能显示出
  来。没有钻孔数据当然做不出PCB了。

  Q16、PCB文件中如何加上汉字？
  在PCB文件中加汉字的方法有很多种，本人比较喜欢的方法还是下面将要介绍的：
  A.前提条件：您的PC中应安装有Protel99软件并能正常运行.
  B.步骤：将windows目录中的client99.rcs英文菜单文件copy 到另一目录下保存起来;
  下载 Protel99cn.zip 解包后将其中的 client99.rcs复制到windows目录下; 再将其他文件
  复制到D esign Explorer 99目录中；重新启动计算机后运行Protel99即会出现中文菜单，
  在放置|汉字菜单中可实现加汉字功能。

  Q17、在99SEPCB板中加入汉字没发加，但汉化后SE少了不少东西！
  可能是安装的文件与配置不正确。

  Q18、功能菜单显示不全？
  如果我们在打开某些对话框时显示不全（例如: Preferences选项）,请点击File 左侧
  的大箭头，选择Preferences/Use Client System Font For All Dialogs中的”√”去掉。

  Q19、有时打开工具条，工具条不显示？
  在设计原理图时，有时打开设计工具条，工具条不显示，在File 左侧的大箭头中选取
  /customize/tools,将工具条的位置设定好。

  Q20、用Protel 低版本设计的原理图器件库，在Protel99 SE中不能编辑？
  因为Protel99 SE采用数据库的管理方式，它的库文件也是以数据库形式存在的,因此，
  我们先将原来的库文件在Protel99 SE下打开 ，存成.DDB文件，就可以进行编辑了。

  Q21、如何加载仿真和PLD库?
  在进行仿真分析和PLD设计时,必须使用仿真库和PLD库中的器件,库文件在/Design
  Explorer 99 SE/library/sch/目录中的sim.ddb和pld.ddb中。

  Q22、原理图的通用器件库叫什么名称？
  原理图的常用器件文件库是Miscellaneoous Devices.ddb。

  Q23、不能运行3D显示?
  将金山词霸从界面上卸载,就可运行3D显示。

  Q24、请问多层电路板是否可以用自动布线
  可以的，跟双面板一样的，设置好就行了。

  Q25、在protel中能否用orcad原理图
  需要将orcad原理图生成protel支持的网表文件,再由protel打开即可。

  Q26、填充时,假设布线规则中间距为20mil,但我有些器件要求100mil间距,怎样才能自动填
  充?
  可以在design–>rules–>clearance constraint里加。

  Q27、有没有设方孔的好办法？除了在机械层上画。
  可以，在Multi Layer上设置。

  Q28、99se的3d功能能更增进些吗？好像只能从正面看！其外形能自己做吗？
  3D图形可以用 Ctrl + 上，下，左，右 键翻转一定的角度。不过用处不大，显卡要好
  才行。

  Q29、可以在焊盘属性中修改焊盘的X和Y的尺寸
  可以。

  Q30、布线后有的线在视觉上明显太差，PROTEL这样布线有他的道理吗（电气上）
  仅仅通过自动布线，任何一个布线器的结果都不会太美观。 Q31、如何使用Protel 99se的PLD仿真功能？
  首先要有仿真输入文件(.si)，其次在configure中要选择Absolute ABS选项，编译成功
  后，可仿真。看仿真输出文件。

  Q32、自动布线为什么会修改事先已布的线而且把它们认为没有布过重新布了而设置我也正
  确了?
  把先布的线锁定。应该就可以了。

  Q33、请问最新的PROTEL是什么版本？新的会在什时候推出？
  Protel DXP，第二季度晚些时候推出。

  Q34、我用99se6布一块4层板子，布了一个小时又二十分钟布到99.6％，但再过来11小时多
  以后却只布到99.9％！不得已让它停止了
  对剩下的几个Net，做一下手工预布，剩下的再自动，可达到100％的布通。

  Q35、如何利用protel的PLD功能编写GAL16V8程序？
  利用protel的PLD功能编写GAL16V8程序比较简单，直接使用Cupl DHL硬件描述语言就可
  以编程了。帮助里有实例。Step by step.

  Q36、请问PROTEL中画PCB板如何设置采用总线方式布线？
  Shift＋空格。

  Q37、如何锁定一条布线？
  先选中这个网络，然后在属性里改。

  Q38、对于某些可能有较大电流的线，如果我希望线上不涂绿油，以便我在其上上锡，以增
  大电流。我该怎么设计？
  可以简单地在阻焊层放置您想要的上锡的形状。

  Q39、在PCB中有几种走线模式?我的计算机只有两种,通过空格来切换
  Shift＋空格 , Shift＋<, Shift＋<

  Q40、protell99se能否打开orcad格式的档案，如不能以后是否会考虑添加这一功能？
  现在可以打开。

  Q41、请问在PROTEL99SE中倒入PADS文件，为何焊盘属性改了。
  这类问题，一般都需要手工做调整，如修改属性等。

  Q42、补泪滴可以一个一个加吗？
  当然可以

  Q43、3D的功能对硬件有什么要求？
  请把金山词霸关掉

  Q44、如何自动布线中加盲，埋孔？
  设置自动布线规则时允许添加盲孔和埋孔

  Q45、protel的执行速度太慢，太耗内存了，这是为什么？而如allegro那么大的系统，执行
  起来却很流畅！
  最新的Protel软件已不是完成一个简单的PCB设计，而是系统设计，包括文件管理、3D
  分析等。只要PIII,128M以上内存，Protel亦可运行如飞。

  Q46、在打开内电层时，放置元件和过孔等时，好像和内电层短接在一起了，是否正确
  内电层显示出的效果与实际的缚铜效果相反，所以是正确的

  Q47、protel99se6的PCB通过specctra interface导出到specctra10.1里面，发现那些没有
  网络标号的焊盘都不见了，结果specctra就 从那些实际有焊盘的地方走线，布得一塌糊
  涂，这种情况如何避免？
  凡涉及到两种软件的导入/导出，多数需要人工做一些调整。

  Q48、protel99se9层次图的总图用edit/export spread生成电子表格的时候，却没有生成各
  分图纸里面的元件及对应标号、封装等。如 果想用电子表格的方式一次性修改全部图纸的
  封装，再更新原理图，该怎么作？
  点中相应的选项即可。

  Q49、如何把敷铜区中的分离的小块敷铜除去
  在敷铜时选择＂去除死铜＂

  Q50、能告诉将要推出的新版本的PROTEL的名称吗？简单介绍一下有哪些新功能？Protel手
  动布线的推挤能力太弱！
  Protel DXP，在仿真和布线方面会有大的提高。

  Q51、如何去掉PCB上元件的如电阻阻值，电容大小等等，要一个个去掉吗，有没有快捷方
  法
  用全局编辑，同一层全部隐藏

  Q52、powpcb的文件怎样用PROTEL打开？
  先新建一PCB文件，然后使用导入功能达到。

  Q53、在protel99se中设计Xilinx的CPLD,可否用vhdl语言？
  在protel99se中设计Xilinx的CPLD,使用vhdl语言，需要单独购买一个接口软件。在下
  一版本中，可直接用vhdl语言输入。

  Q54、新器件的封装库和原理图库哪里有？
  Protel站点有Protel的库研发中心，不断更新库资源。正版用户可以免费获得这些资
  源。

  Q55、protel的pld功能好象不支持流行的HDL语言？
  Protel PLD使用的Cupl语言，也是一种HDL语言。下一版本可以直接用VHDL语言输入。

  Q56、可不可以做不对称焊盘？拖动布线时相连的线保持原来的角度一起拖动？
  可以做不对称焊盘。拖动布线时相连的线不能直接保持原来的角度一起拖动。

  Q57、补泪滴后再铺铜，有时铺出来的网格会残缺，怎么办？ V 那是因为你在补泪滴时
  设置了热隔离带原因，你只需要注意安全间距与热隔离带方式。也可以用修补的办法。

  Q58、用PROTEL画图，反复修改后，发现文件体积非常大（虚肿），导出后再导入就小了许
  多。为什么？？有其他办法为文件瘦身吗？
  其实那时因为PROTEL的铺铜是线条组成的原因造成的，因知识产权问题，不能使用PADS
  里的”灌水”功能，但它有它的好处，就是可以自动删除”死铜”。致与文件大，你用WINZIP
  压缩一下就很小。不会影响你的文件发送。

  Q59、试用版的PROTEL99SE，画好原理图之后，用设计同步功能时出现一个Confirm对话框如
  下： v Confirm： 　　　Can not execute all netlist macros. Do you want to
  continue anyway? V 　| Yes | | No|
  　选Yes之后完成了同步功能，但是有一个元件（LED）本来在原理图中是一端接+5V一端接
  一个电阻，可是在生成的板框中这个LED却什么都

  没接（两端无任何连线）。 请问这是为什么？
  这种错误的出现是因为原理图中的零件的Part number与该零件的Foorprint的Part
  number 不同所造成的。你可以在原理图中点击浏 览器中Edit，进入原理图零件编辑器，将
  该零件的Part number修改为Foorprint的Part number接可解决问题。

  Q60、怎样在PROTEL的PCB部分，加一个VIA变成Thermal？
  把这个VIA的信号定义成VCC或GND的信号（即内层的信号）便可。